Сдвиг фазы сигнала на VHDL

Простая двухпортовая память, счетчик на шину адреса записи, сумматор — входы подключаем на счетчик и дип-свичи, выход — к шине адреса чтения.
А в вашем описании я бы рекомендовал добавить минимальную задержку в 1 такт, убрав назначение на clk_out под асинхронными условиями сброса. Во избежании разных незапланированных эффектов.

Тут нельзя разве обойтись D-триггерами последовательно включёнными?