Создание простой игры на базе FPGA

Я начинающий, по роду своей деятельности пишу на Си под МК. В FPGA попробовал себя недавно и изучаю эту область сам, ну и решил разродиться статьей.

Не уловил смысл, того что предлагаете сделать.

Фронтальной проекции не хватает.

Спасибо за coding-style. А на какой-либо площадке предполагается обсуждение и вопросы? Может статью на Хабр заделаете?
Мне кое-что не ясно, есть спорные моменты. Например, чем не угодил вам TAB? Много где встречаю, что вместо него пробелами ровняют, но почему? Переносимость между редакторами?

ishevchuk в данном случае я не модерировал, рассматривая это как упражнение для Бориса, которого все равно раскритикуют. Когда он собрался публиковать, я ему сказал про проблемы с стилем (см. описание ниже) и предложил либо их исправить, либо опубликовать как есть, с идеей, что на Хабре его все равно раскритикуют.

Раз уж тут пошла критика, прибавляю своей:

Борис, я рекомендую перед публикацией привести стиль вашего кода к некоторым принятым в индустрии традициям, которые были сформулированы в районе 2000-го года (т.е. вы можете найти много старого верилога, который этому не следует, но лучше чтобы следовало). В принципе, можно публиковать и так, но вас тогда раскритикуют на Хабре (это может быть полезно, так как там много людей, и они сделают критику быстрее чем я, потому что я связан другими делами).

Но как минимум стоит избавиться от блокирующих присваиваний внутри последовательностных always-блоков. С ними можно нарваться на гонки, race-condition, когда результат симуляции может не совпасть с результатом работы платы после синтеза. Например см. мой коммент в обсуждении на https://habrahabr.ru/post/278005/

Простейший пример race condition:

module dut
(
    input              clk,
    input        [7:0] d,
    output logic [7:0] q
);
    logic [7:0] r;
 
    always @(posedge clk)  // ПЛОХО! Результат симуляции зависит от того, какой блок симулируется раньше в event queue – первый или второй
        r = d;
 
    always @(posedge clk)
        q = r;
 
endmodule
 

А вот если делать так, то все будет однозначно:

module dut
(
    input              clk,
    input        [7:0] d,
    output logic [7:0] q
);
    logic [7:0] r;
 
    always @(posedge clk) 
        r <= d;
 
    always @(posedge clk)
        q <= r;
 
endmodule
 

Также использование генерируемого сигнала в качестве clock-а – это не очень хорошо:

always @ (posedge pixel_clock)
begin
    hsync <= (pixel_count < h_sync);
 
….
always @ (posedge hsync)
…
 

Если вам нужно такое сгенерить, то лучше делать чего-нибудь типа (хоть это и выглядит громоздко):

wire  hsync <= (pixel_count < h_sync);
reg prev_hsync;
 
always @ (posedge clk)
    prev_hsync <= hsync;
…
wire pos_hsync = hsync & ~ prev_hsync;
 
….
always @ (posedge clk)
    if(reset)
      …
    else if (pos_hsync)
 

Кроме этого, код типа

                if(goal == 0)
                begin
                                HEX_1 = 7'b1000000;
                end
               
                if(goal == 1)
                begin
                                HEX_1 = 7'b1111001;
                end
                               
                if(goal == 2)
                begin
                                HEX_1 = 7'b0100100;
                end       
 

лучше заменить на

case (goal)
0: HEX_1 = 7'b1000000;
1: HEX_1 = 7'b1111001;
2: HEX_1 = 7'b0100100;
. . . .
default:  HEX_1 = 7’b1111111;
endcase
 

Наконец, есть более компактные способы записи кода в testbench:

Вместо:

    #50 PS2_CLK_r = 0; //start
    #50 PS2_CLK_r = 0; //0
    #50 PS2_CLK_r = 1; //1
    #50 PS2_CLK_r = 1; //2
    #50 PS2_CLK_r = 0; //3
    #50 PS2_CLK_r = 1; //4
    #50 PS2_CLK_r = 0; //5
    #50 PS2_CLK_r = 1; //6
    #50 PS2_CLK_r = 1; //7
    #50 PS2_CLK_r = 1; //parity bit
    #50 PS2_CLK_r = 0; //stop
    #50 PS2_CLK_r = 1; //s
    #50 PS2_CLK_r = 1; //s
   

Можно написать что-нибудь типа:

reg [511:0] test_bits;
integer i;
 
initial
begin
   …
 
   test_bits = 512’b01010111000110010101;
 
   for (i = 0; i < 512; i = i + 1)
       #50 PS2_CLK_r = test_bits [i];
 

Но опять же: вы можете выложить as-is и посмотреть, как народ на Хабре будет реагировать (так как вы начинающий, то вашу репутацию это не испортит).

Кроме этого я рекомендую выложить ваш код на GitHub (например поместить проект в https://github.com/MIPSfpga/pre-mipsfpga ) чтобы ссылаться на ваш код из поста.

Это мои первые мысли – завтра я посмотрю ваш код более внимательно.

Спасибо,
Юрий Панчул

[quote]PS Блокирующие и не блокирующие назначение при синтезе дают один и тот же [правильный] результат в массе своей, так что проблемы только в моделировании можно заметить.[/quote]

Не совсем так.
Если под рукой есть синтезатор, тот же квартус, попробуйте написать такой код ( SystemVerilog ):

module top (
input logic rst_i,
input logic clk_i,
input logic data_i,
output logic data_o
);

logic data_between;

always_ff @( posedge clk_i or posedge rst_i ) begin
if ( rst_i ) begin
data_o <= 0;
data_between <= 0;
end else begin
data_between <= data_i;
data_o <= data_between;
end
end

endmodule

Просинтезируйте и посмотрите RTL модель, затем поменяйте неблокирующие присваивания на блокирующие, просинтезируйте и посмотрите, что будет. А будет следующее: цепочка из 2х триггеров будет «оптимизирована» и один из триггеров будет выкинут просто-напросто