Comments 16
Хотя, на самом деле, получилось довольно нетривиально и это интересно.
Я так понял всё это делалось на Altera, которая нынче Intel'ом зовётся. У Xilinx есть интересный инструмент под названием Vivado HLS, в котором код можно писать прямо на Си, а на этапе синтеза САПР сам его преобразует в нужный RTL. Еще года три назад представители Xilinx сильно описывали преимущество такого подхода с т.з. экономии времени и ресурсов. Но там всё равно есть свои моменты, которые надо знать и учитывать, однако сделать какой-нибудь фильтр или сложную математику, где не требуются сотни мегагерц, на HLS действителньо будет попроще, чем его HDL описанием делать, а потом упорно моделировать.
Насколько я знаю, для некоторых устройств Altera/Intel тоже доступны инструменты, конвертирующие OpenCL (в каком-то смысле, почти C) в дизайн для FPGA.
Хотя, на самом деле, получилось довольно нетривиально и это интересно.
Спасибо :) Раз получилось "нетривиально" при не очень большом количестве кода и почти полном отсутствии опыта, значит, возможно, Chisel мог бы дать возможность не-суровым-профессионалам написать что-то осмысленное и относительно близкое к железу (то есть всё же не на С), как в своё время экосистема Arduino многих приобщила к электронике. Впрочем, Chisel выглядит серьёзнее, чем Arduino IDE. :)
ИМХО, есть несколько путей "оюзерфрендливания" языка:
- угадывание намерений (не всегда точное) — JavaScript, PHP
- усложнение выстрела в ногу / упрощение отладки — все те же + Java — там хоть стек-трейс почти всегда будет, а в Java ещё и статическая проверка типов
- лаконичность и безопасность ценой более запутанной системы типов и, возможно, существенного усложнения некоторых низкоуровневых вещей--- Scala, Rust (?)
Есть подозрение, что Chisel — это вариант 3.
Chisel, вроде, тоже проще некуда при условии, что уже знаешь Scala. Вопрос, на чём мне будет комфортнее писать от случая к случаю. Я при этом не утверждаю, что ответ — Chisel — у меня банально опыта нет для таких сравнений. Но учитывая, что на основной работе мой язык — Scala, то вкусовщина, скорее всего, будет именно на его стороне. Вот что интересно, так это узнать у людей, знакомых как с Verilog, так и с "хипстерской функциональщиной", что безопаснее в плане "не выстрелить в ногу".
А ещё, помню, натыкался на вопрос на Quora, о том, стоит ли учить Chisel или Verilog для промышленного применения. Ответ был "Verilog учить однозначно — стандарт, остальное — по желанию". И при этом указывалась полезность большого кругозора даже не в плане "профессионально знаю десять языков, поддержу что угодно", а в плане знакомства с мотивациями "а нафига вам ещё один язык понадобился, что плохого/опасного в существующих решениях". Знакомство с Maybe[A] и Either[A, B] по Хаскелю может и при программировании на C++ пригодиться.
Ну и, гипотетически, если вам нужно что-то очень хитро кастомизировать каждый раз — то в Chisel к вашим услугам вся мощь ФП и экосистемы Java — хоть в БД лезь. Нужно ли это кому-то и насколько это будет удобно — другой вопрос.
На самом деле, очень показательно, что Chisel вообще работает, и на нем можно писать и получать рабочее железо. У меня были большие сомнения по этому поводу еще с тех времен, когда только начали появляться новости про risk-5, и как его создавали. Отличный bridging the gap между программистом и железом. Но на мой взгляд, до конкуренции Chisel и HDL — как до до луны пешком.
Отличный bridging the gap между программистом и железом. Но на мой взгляд, до конкуренции Chisel и HDL — как до до луны пешком.
О, это было бы как раз интересно: комментарий от человека, хорошо знакомого с классическими HDL о том, почему Chisel не конкурент HDL. Правильно ли я понимаю, что подразумевается примерно то же, что "Java не конкурент C/C++" (то есть, что Chisel — это упрощённое безопасное подмножество, на котором сложнее выстрелить в ногу, но некоторые низкоуровневые вещи выразить существенно сложнее, как и понять, во что оно оттранслируется на самом низком уровне)? Всё-таки Chisel — это просто язык описания, а не попытка автоматически транслировать Scala в Verilog.
Насчет «не выстрелить в ногу» — не факт. Может это так, а может и нет: очень мало людей пишет на Chisel, нет статистики. Транслятор в верилог могут годами доводить до ума, а может, он уже сейчас близок к идеалу.
Категорически не согласен. Chisel это просто как бы очень высокоуровневый верилог. Не более. Да, очень облегчает тестирование. Да, очень помогает в параметризации, настройке, повторном использовании кода и т.п. Но становиться схемотехником придется ОБЯЗАТЕЛЬНО. Думать всё равно придется на уровне параллельных и одновременных регистровых передач. Избавляет от этого не chisel, а такая штука как HLS, которая действительно (насколько я знаю) пока в пеленках.
Я писал про разработку микросхем, это несколько другой уровень нежели ПЛИС (с которым Вы скорее всего и имеете дело). Две большие, огромные разницы.
Это, скажем, как сравнить радиолюбителя и главного инженера: один лабает себе на коленке в свое удовольствие, а другой собаку съел в своем деле и гонит качественный продукт четко по графику. Если посмотреть вакансии крупнейших мировых дизайн центров, то в 99% случаев будут требования верилог/сверилог и для скриптинга тикль+питон/перл. Но не чизел. И совсем другое дело хайповая университетская или любительская среда, где микросхему могут разве что для диссера разработать, а в 99% случаев дальше ПЛИС дело не идет.
Ну там уже да, абсолютно согласен. Вещи совершенно несопоставимые. Но мне кажется дело скорее в том, что tcl в индустрии уже лет 30, а chisel штука совершенно новая. Индустрия всегда консервативна. Пройдёт ещё 5-10 лет, и возможно положение начнет меняться в пользу chisel. Хотя кто знает конечно... Рынок увы не всегда отбирает лучшее. Сам я хочу сейчас чисто для прикола (а так же потому что имею правовые ограничения) реимплементировать и опубликовать здесь один свой проект. Делал его на трех языках - verilog для железа, java для средств разработки, typescript для web-GUI. Сейчас хочу обойтись только одним языком для всего - scala. По-моему это само по себе уже крайне интересно...
Тут есть проблема, что частота несущей должна быть очень точной, да еще и привязанной к частоте строк. Иначе PLL в декодере телевизора её просто не захватит.
The QAM subcarrier frequency is 4 433 618.75 ±5Hz
www.radios-tv.co.uk/Pembers/World-TV-Standards/Colour-Standards.html
На самом деле задача формирования полноценного PAL сигнала очень непроста и вряд ли решится вот так «на коленке». Если хочется быстро и надёжно, то проще купить модуль PAL encoder и отдавать на него стандартный параллельный CCIR 601/656, который без проблем формируется FPGA.
По таймингам очень хорошо всё расписано здесь:
martin.hinner.info/vga/pal.html
Честно говоря, не берусь сказать, но, может, эта страница чем-то подскажет. Сам я, технически тоже использовал два clock domain (один "умный" и один "высокочастотный"), но связывал их снаружи на диаграмме.
Заметки дилетанта, или Сказ о том, как Scala-разработчик ПЛИС конфигурировал