Pull to refresh

Новостной дайджест событий из мира FPGA/ПЛИС — №001 (2020_01)

FPGA *

Здравствуйте, друзья.

Пришла в голову мысль опубликовать последние события за месяц (январь 2020) из мира FPGA/ПЛИС. Ниже списком приведены несколько ссылок на новости, анонсы, вебинары, воркшопы, туториалы, видео и тд. Если данный формат будет интересен, будем собирать новости по крупицам из интернета. Подобные новостные дайджесты есть, например, на хабе про php, почему бы и не сделать что-то подобное и для ПЛИС?


Читать дальше →
Total votes 30: ↑29 and ↓1 +28
Views 4.6K
Comments 13

Временные ограничения и статический временной анализ FPGA на примере Microsemi SmartTime

FPGA *
Sandbox
Ещё во время обучения в ВУЗе, проектируя различные тестовые безделушки и выполняя лабораторные работы по цифровой схемотехнике, я попадал в ситуации, когда вроде бы корректный несколько раз перепроверенный проект отказывается работать «в железе». В то время, на заре изучения программируемой логики, мне как-то очень редко доводилось добираться до последних пунктов Design Flow, в чем, вероятно, и крылась беда. Если я нечаянным щелчком мыши открывал Timing Analyzer, то после нескольких секунд беглого просмотра становилось скучно, и я возвращался к издевательствам над отладочной платой и сочинял новые безумства на VHDL.

Когда подошло время более-менее адекватных и серьёзных проектов, проблем стало больше, соответственно, я начал интенсивнее использовать гугл и искать ответы на свои вопросы. Тут мне всё чаще стали попадаться такие страшные словосочетания, как “timing analysis” и “design constraints”, когда я почитал и немного вникнул, пришло осознание того, что я упустил что-то очень важное. Сначала я панически боялся этих неведомых констрейнов, и ведь без них успешно работали первые проекты, благо частота там была не больше пары десятков МГц. Но когда речь зашла о более высоких частотах и более сложных проектах, здесь уже не обойтись без тщательного временного анализа и оптимизации.
Читать дальше →
Total votes 22: ↑22 and ↓0 +22
Views 42K
Comments 7

Искусство отладки FPGA: как сократить срок тестирования за счет грамотной разработки

High performance *System Programming *Debugging *FPGA *Manufacture and development of electronics *

Давайте попробуем оптимизировать самый времязатратный этап разработки устройств на базе ПЛИС — отладку прошивки. В этой статье мы расскажем о принципе 20/80 при планировании времени, рассмотрим инструменты для отладки FPGA, вспомним Гордона Мура и Уинстона Черчилля (да-да), затроним отладку сложных распределенных систем и внешних интерфейсов, а в конце — разберемся с типичными ошибками и поделимся полезными практическими советами.

Для начала рассмотрим типовой цикл разработки и моделирования FPGA-прошивки:

Читать далее
Total votes 16: ↑16 and ↓0 +16
Views 4.4K
Comments 6