Получается, что мы просто возьмём за основу, что у автора всё работает при сдвиге минус 54 градуса (что за градусы — описано в статье, ссылку на которую я дал абзацем выше).
Поправьте меня, если ошибаюсь, но автор той статьи как раз делает неверный вывод — задержка между фронтами тактовых сигналов должна быть абсолютной величиной в нс, а не пропорциональной в градусах. Ведь эта задержка является характеристикой портов как SDRAM так и FPGA, она указывается в документациях на них. Фазовая задержка конечно зависит от самой частоты, как это и показано в указанном документе, однако, остальные характеристики, участвующие в расчете, являются характеристиками, не зависящими от тактовой частоты.
Еще хорошо бы подтянуть эти блоки непосредственно к пинам (constraints), чтобы на случай если фазовый сдвиг взят приблизительно, то работоспособность проекта не зависела от синтеза к синтезу. Но данный пункт может знатно отпугнуть людей от погружения в ПЛИС.
Скажу честно, я до сих пор не проникся методикой вычислений сдвига тактовой частоты, приведённой в разделе 32.7. Clock, PLL and Timing Considerations
Подскажите, пожалуйста, версию документа, в моей (2017.11.06) это 27.7, например.
Однако таблицы — это элемент памяти, а обращение к памяти занимает больше времени, чем вычисления (конечно все зависит от памяти и от вычислителя)
Интересно посмотреть графики сравнения — мол, при прочих равных в чем отличие (точность, количество обращений в память, количество математических операций и пр)
Screenshots for some of the paragraphs would be helpful for absolute beginners.
There is also a nice article about bare-metal apps on Intel Cyclone V: habr.com/ru/post/330974
The main disadvantage of bare-metal apps on HPS — the DS-5 license costs too much.
Все-таки поддержка есть, просто с ограничениями: www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/po/ss-quartus-comparison.pdf
А что за ограничения — надо вдаваться в детали.
Достаточно важным аспектом, выделяющим Quartus Pro, является Qsys Platform Designer Pro, который солидно отличается от своего младшего брата расширенным списком функционала.
Неужели у Intel настолько не о чем писать, что приходится переводить таблицы сравнения программного обеспечения для FPGA? А как же новое семейство Intel Agilex? А HLS от Intel?
Хороший материал по Nios, на ближайшей сходке fpga-шников в Питере хотим рассказать там тоже некоторые интересности про разработке с его использованием.
По материалам к использованию Nios кстати еще хорошие есть выкладки на Марсоходе.
На самом деле, нерабочие шаблоны — фирменный стиль Квартуса.
С этим пока не сталкивался, все что пробовали — хорошо заводилось, все просто старое: забавно видеть там упоминания sopc builder и нулевые годы с нерабочими ссылками.
Уже пробовали использовать trace и profiling для анализа и отладки?
В одно время запарились с коллегой по терминологии и проверили пару источников — строго говоря у вас манипуляция, т.к. используются дискретные уровни модуляции)
Разве? мне просто казалось что раз это по своей сути обычный БИХ-фильтр, то реализовать его гораздо легче. Насчет разъяснения да, возможно, хотя вот по той ссылке, которую в том комменте оставил, мне объяснение очень нравится, хотя я и слабоват по матчасти.
В плане тонового детектора может кстати подойти алгоритм Герцеля
Получается в статье реализована амплитудная модуляция и демодуляция, правильно ли я Вас понимаю?
В том то и дело, что да, вот они сумматоры, только у нас нет простого доступа ко входам и выходам каждого из них — они соединены все битами переносов и пр и пр.
Аппаратное решение — это интересно. Будет крайне интересно посмотреть это решение на HDL
Только, на мой взгляд, вы не учли такт на получение чисел [делимое*2, делимое*3...]
Честно говоря чутка запутался в алгоритме. Вот я хочу разделить 1444 на 27. Из описания я так понял что я должен делать так:
1) 1444-27=…
1444-27*2=…
1444-27*3=…
1444-27*4=…
2)...? Каков формат шифратора? Аппаратно добавлять шифратор только ради деления — не известно стоит ли того
Предлагаю рассмотреть задачу деления с точки зрения аппаратуры
а для ее реализации без 32 сумматоров не обойтись (ну я так думаю ...)
Книга Харрисов про архитектуру компьютеров, схема умножения двух чисел, в явном виде сумматоры отсутствуют
Признаться, не до конца понял описание деления. Вы предлагаете программную реализацию при потенциально имеющихся аппаратных возможностях? Если да, то будет здорово для понимания добавить псевдокод или даже просто код симуляции
Насколько мне известно решенная задача называется «слепое разделение сигнала», поправьте, пожалуйста, если ошибаюсь
Является ли использование нейронных сетей оптимальным решением данной задачи?
Поднимая вопрос генераторов случайных чисел, как правило, приводят распределение случайной величины — обычно это достаточно наглядно для восприятия.
Утверждая, что предлагаемые реализации лучше, было бы неплохо опять же добавить некоторые характеристики сравнительные: было так стало так (пример).
Результатом Вашей работы является не только написанный HDL-код, но и функционал, который он реализует, однако, его демонстрация отсутствует.
Касательно способа описания реализаций различных алгоритмов на ПЛИС: на мой взгляд самый оптимальный подход применяется у capitanov — формулировка проблем, варианты решений и наглядность материала — это важнейшие составляющие подобных статей.
Согласен! Браслет Xiaomi mi Band 2 хоть и является фитнесс-трекером, но засчет полноты функционала и относительной дешевизны (около 2000р) ловит как раз успех даже среди обычных пользователей. Батарея держится спокойно несколько недель, экран показывает время и прочие мелочи, но самое главное — оповещения — браслет показывает в какое приложение пришло оповещение. Только вот монохромный экран 0.42" не дает далеко развернуться.Было бы вообще здорово иметь что-то среднее между таким браслетом и умными часами + что бы цена не кусалась.
Поправьте меня, если ошибаюсь, но автор той статьи как раз делает неверный вывод — задержка между фронтами тактовых сигналов должна быть абсолютной величиной в нс, а не пропорциональной в градусах. Ведь эта задержка является характеристикой портов как SDRAM так и FPGA, она указывается в документациях на них. Фазовая задержка конечно зависит от самой частоты, как это и показано в указанном документе, однако, остальные характеристики, участвующие в расчете, являются характеристиками, не зависящими от тактовой частоты.
Еще хорошо бы подтянуть эти блоки непосредственно к пинам (constraints), чтобы на случай если фазовый сдвиг взят приблизительно, то работоспособность проекта не зависела от синтеза к синтезу. Но данный пункт может знатно отпугнуть людей от погружения в ПЛИС.
Подскажите, пожалуйста, версию документа, в моей (2017.11.06) это 27.7, например.
Интересно посмотреть графики сравнения — мол, при прочих равных в чем отличие (точность, количество обращений в память, количество математических операций и пр)
There is also a nice article about bare-metal apps on Intel Cyclone V: habr.com/ru/post/330974
The main disadvantage of bare-metal apps on HPS — the DS-5 license costs too much.
через некоторое время после его начала на али появилась куча таких
hforsten.com/cheap-homemade-30-mhz-6-ghz-vector-network-analyzer.html — отличный гайд как сделать свой
habr.com/ru/post/424287 — студенческая попытка сделать свой
www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/po/ss-quartus-comparison.pdf
А что за ограничения — надо вдаваться в детали.
Достаточно важным аспектом, выделяющим Quartus Pro, является
QsysPlatform Designer Pro, который солидно отличается от своего младшего брата расширенным списком функционала.Неужели у Intel настолько не о чем писать, что приходится переводить таблицы сравнения программного обеспечения для FPGA? А как же новое семейство Intel Agilex? А HLS от Intel?
По материалам к использованию Nios кстати еще хорошие есть выкладки на Марсоходе.
С этим пока не сталкивался, все что пробовали — хорошо заводилось, все просто старое: забавно видеть там упоминания sopc builder и нулевые годы с нерабочими ссылками.
Уже пробовали использовать trace и profiling для анализа и отладки?
Получается в статье реализована амплитудная модуляция и демодуляция, правильно ли я Вас понимаю?
Аппаратное решение — это интересно. Будет крайне интересно посмотреть это решение на HDL
Только, на мой взгляд, вы не учли такт на получение чисел [делимое*2, делимое*3...]
Честно говоря чутка запутался в алгоритме. Вот я хочу разделить 1444 на 27. Из описания я так понял что я должен делать так:
1) 1444-27=…
1444-27*2=…
1444-27*3=…
1444-27*4=…
2)...? Каков формат шифратора? Аппаратно добавлять шифратор только ради деления — не известно стоит ли того
Книга Харрисов про архитектуру компьютеров, схема умножения двух чисел, в явном виде сумматоры отсутствуют
Признаться, не до конца понял описание деления. Вы предлагаете программную реализацию при потенциально имеющихся аппаратных возможностях? Если да, то будет здорово для понимания добавить псевдокод или даже просто код симуляции
Является ли использование нейронных сетей оптимальным решением данной задачи?
Только какой процент из них работает не на оборонку…
Утверждая, что предлагаемые реализации лучше, было бы неплохо опять же добавить некоторые характеристики сравнительные: было так стало так (пример).
Результатом Вашей работы является не только написанный HDL-код, но и функционал, который он реализует, однако, его демонстрация отсутствует.
Касательно способа описания реализаций различных алгоритмов на ПЛИС: на мой взгляд самый оптимальный подход применяется у capitanov — формулировка проблем, варианты решений и наглядность материала — это важнейшие составляющие подобных статей.