Pull to refresh
26
Даниил Смирнов@antonsosnitzkij

мнс

9
Subscribers
Send message
Этого ответа я конечно ждал и, с сожалением, дождался
-я знаю, что благодаря ему я более производителен, чем если бы писал на VHDL.

Вот насчет этого как раз и не могу найти ни подтверждений ни опровержений, как раз хотелось бы узнать что бы подразумеваете под производительностью VHDL и Verilog (:
-Тренд в сторону синтеза C/C++ напрямую в FPGA и схемных редакторов

Не имеете ли вы ввиду случаем под схемными редакторами Simulink и последующую компиляцию HDL-кода из него?
Полагаю, тренд синтеза С/С++ касается опять таки SoCFPGA систем, где это еще как-то разумно использовать
kahi4, Если Вы используете altera, то подойдут cookbook'и и guide'ы, они хорошо рассматривают вопросы, как и бесплатные видеотренинги на официальном сайте, где объясняют основы связи между FPGA и SoC, процесс создания проекта и пр.
так же хорошо подойдет портал rocketboards.org
Скажите, пожалуйста, а какую плату Вы используете? я сейчас только начал знакомиться с SoC и в качестве учебной получил на выбор Arrow SoCkit, DE1-SoC и DE0-nano-SoC, в прочем, в интернете есть хорошие примеры только на первую и немного на вторую
Добрый день,
я являюсь подобным студентом, правда имею определенный опыт использования fpga и пару проектов на них
тоже пользуюсь altera, но вот в качестве языка выбор пал на VHDL
и соответственно регулярный вопрос: почему Verilog/SV? для себя пока что нашел преимущества в sv:
— тип данных longint длинной в 128 бит
— конструкция a = b? c: d
в остальном vhdl пока кажется приятнее, да и в университете его преподают, однако на многих вакансиях Verilog, и не могу понять: в университете неправы или на производствах неправы или каждый прав

Information

Rating
Does not participate
Location
Санкт-Петербург, Санкт-Петербург и область, Россия
Date of birth
Registered
Activity

Specialization

Embedded Software Engineer, System Software Engineer
Lead
From 300,000 ₽
Git
FPGA
VHDL
Matlab
Research work
Kompas 3D
Python
Verilog HDL
SystemVerilog