В минском БГУИРе (закончил 4 года назад) САПР был отрывочным но мы попробовали все и поэтапно: отдельно моделирование технологии в Silvaco (Athena, Atlas) + чуток приборного моделирования получившейся кристальной структуры (для тех кому было мало, был еще Synopsis и всякие Ab-initio CADs), отдельно схемотехническое моделирование в Cadence как «цифры», так и аналоговых схем, отдельно топологическое проектирование там же со всеми «танцами с бубном» по минимизации площади, соблюдения design rules и борьбы с паразитными емкостями между шинами, методами монте-карло и параметрическими анализами. В конце 4го курса был курсовой, где мне выпал 4х-разрядный сумматор по 180 мкм кмоп технологии. Сначала нужно было прописать типовой маршрут изготовления, промоделировав его, потом и собственно полученную кмоп-структуру (все в Silvaco), затем уже ручками собираешь уже в Cadenсe из этих транзисторов все логические элементы от элементарного инвертора до 3XOR и самого сумматора, моделируешь в связке схема-топология с проверкой всех таблиц истинности и расчета фронтов. В общем, было весело. Сейчас кажется просто, но на тот момент это была миссия невыполнима.
К сожалению, большинству из нас, когда к 5 курсу нам по программе попытались дочитать про Verilog i VHDL, было почему-то не до этого. Но в целом впечатление дали полное, те же БМК в какой-то DOS-программе собирали в каком-то из семестров. И перед каждым практическим этапом познания современных САПР, была естественно теория, ну и ходили на Интеграл в цеха конечно.
Проблема у нас была в другом, в наших бестолковых головах с парой извилин. Не смотря на вполне качественную программу, через нас (большинство) всё проходило, как вода сквозь дуршлаг.
Мне как технологу ранее кристального, теперь уже сборочного производства, подобные умения, полученные в университете именно за счет «ручной» проработки каждого этапа проетирования ИС, помогает решать обратные задачи:
Где накосячили гореразработчики, когда у меня ОКРы, а иногда и серийка никак не может достигнуть плановых процентов выхода, одни нулевые партии пластин/приборов, на полностью отработанной технологии и отсутствии каких-либо сбоев в оборудовании.
Выход годных на любой серийной технологии может и должен быть выше 90%. Это справедливо и для 1000 нм и для 10 нм.
Не согласен на счет «может». Уже как лет 10 «выход годных» превратился из обычного статистического параметра в маркетинговый инструмент, и как следствие, такая информация стала коммерческой тайной, а также предметом информационных спекуляций. У меня есть только косвенные доводы, но может доказательства есть у вашей позиции?
Количество научных публикаций, прямо затрагивающих тему %Вг, или аналогичных сообщений в СМИ постоянно падает, а локальные минимумы на временной шкале чудесным образом совпадают с переходом на очередную новую технологию;
Думаю, что Intel отказался от своей давней стратегии «тик-так», и перешел фактически на «тик-так-так» не из заботы о потребителях, а вынуждено;
Я не спроста сделал оговорку «при прочих равных» ранее. Если мы не меняем критерии годности и масштабируем изделие в лоб, не трансформируя его в совершенно новое по функционалу, не накручиваем новые «фичи», то из личного опыта возникает много НО, в т.ч. по %В, какое бы время на отладку техпроцесса ты не тратил. Яркий пример с флеш памятью, когда неудачное масштабирование было подано потребителям как переход на революционную структуру MLC вместо SLC: достигнуты модные нанометры, увеличен объём памяти, снижена цена в короткой перспективе, а про потерю надежности — ни слова. Не удивительно, что реальные цифры %В и критерии отбраковки — коммерческая тайна.
Ну и наконец очевидное. Производство ИС от отверточной сборки тракторов отличается тем, что во втором случае не важно как сильно ты ты крутишь отверткой — на выходе все равно трактор. А в микроэлектронике, чем меньше проектные нормы, тем сильнее влияние точечных дефектов, тем сильнее ты зависишь от качества материалов, тем меньше гарантии, что при одинаковом режиме, например отжига, на двух партиях пластин получится одинаковая глубина и боковой уход стока и истока, что получится одинаковая концентрация активированной примеси, что будущий транзистор вообще будет работать как задумывалось проектировщиком. Я конечно еще тот Джон Сноу, в глубокие нанометры не залезал, теоретизирую и кидаю гавний в вентилятор, но пока даже совершенная автоматизация и танцы с бубном вокруг электронно-вакуумной гигиены не смогли решить фундаментальные проблемы раньше физиков
Чип в 16 раз больше — это чип в 16 раз дороже, в более дорогом большом корпусе.
На самом деле он, конечно, будет не в 16 раз больше, цифровая часть-то небольшая
1. Поправьте меня, если я ошибаюсь, но разве выход годных на более «старых» технологиях не существенно выше, при прочих равных? В статье вы взяли 50%, почему бы при 250 нм ему бы не быть 95%? Почему бы не взять 200 мм пластины, что гораздо дешевле сами по себе, как и технология изготовления ИС на них тоже?
2. Разве это не причина и одновременно лайвхак по выживанию для отечественных предприятий: гонишься за нанометрами, вложил N$ в фабрику — будь добр, вложи >>N$ в разработку, а не можешь — штампуй на технологиях подешевле ИС с высоким %Вг и низкой добавочной стоимостью, из которых потом делают товары на Aliexpress
К сожалению, большинству из нас, когда к 5 курсу нам по программе попытались дочитать про Verilog i VHDL, было почему-то не до этого. Но в целом впечатление дали полное, те же БМК в какой-то DOS-программе собирали в каком-то из семестров. И перед каждым практическим этапом познания современных САПР, была естественно теория, ну и ходили на Интеграл в цеха конечно.
Проблема у нас была в другом, в наших бестолковых головах с парой извилин. Не смотря на вполне качественную программу, через нас (большинство) всё проходило, как вода сквозь дуршлаг.
Мне как технологу ранее кристального, теперь уже сборочного производства, подобные умения, полученные в университете именно за счет «ручной» проработки каждого этапа проетирования ИС, помогает решать обратные задачи:
Где накосячили гореразработчики, когда у меня ОКРы, а иногда и серийка никак не может достигнуть плановых процентов выхода, одни нулевые партии пластин/приборов, на полностью отработанной технологии и отсутствии каких-либо сбоев в оборудовании.
Не согласен на счет «может». Уже как лет 10 «выход годных» превратился из обычного статистического параметра в маркетинговый инструмент, и как следствие, такая информация стала коммерческой тайной, а также предметом информационных спекуляций. У меня есть только косвенные доводы, но может доказательства есть у вашей позиции?
1. Поправьте меня, если я ошибаюсь, но разве выход годных на более «старых» технологиях не существенно выше, при прочих равных? В статье вы взяли 50%, почему бы при 250 нм ему бы не быть 95%? Почему бы не взять 200 мм пластины, что гораздо дешевле сами по себе, как и технология изготовления ИС на них тоже?
2. Разве это не причина и одновременно лайвхак по выживанию для отечественных предприятий: гонишься за нанометрами, вложил N$ в фабрику — будь добр, вложи >>N$ в разработку, а не можешь — штампуй на технологиях подешевле ИС с высоким %Вг и низкой добавочной стоимостью, из которых потом делают товары на Aliexpress