Оффер для RTL- и UVM-инженеров. 3 шага. 3 дня
Открываем быстрый найм на позиции RTL-дизайнера и верификатора в команду Semiconductors. Подать заявку можно до 22 февраля.
Кого ищем:
UVM Verification Engineers (junior/middle/senior) — UVM-окружения, VIP, SVA, регрессии, анализ багов, работа с RTL-командами.
RTL Design Engineers (junior/middle/senior) — разработка сложных ASIC-модулей на Verilog/SystemVerilog.
Как проходит спринт:
Нужно оставить заявку до 22 февраля и пройти HR-скрининг.
Далее техническое и менеджерское интервью.
И вуаля — оффер у вас на руках.
Чем занимается команда: fabless-разработкой микропроцессоров на базе RISC-V с полным циклом создания SoC — от архитектуры и собственного процессорного IP до поставки чипов с системным ПО. Решения используются в серверных, телекоммуникационных и сетевых продуктах, системах хранения данных и клиентских устройствах.
Стек и ожидания:
Verilog/SystemVerilog,
RTL-симуляторы: VCS / Xcelium / Questa,
Linux,
Git,
скрипты для автоматизации: Python / Perl / Tcl / Shell,
понимание цифровой схемотехники,
база принципов функциональной верификации.
Дополнительные навыки:
AMBA / AXI,
PCIe / DDR / Ethernet,
формальная верификация,
FPGA (Xilinx / Altera),
C / C++ / ASM,
DSP.