Comments 6
Пример того как не нужно использовать FPGA.
Если мы говорим об обучении, то с самого начала нужно учить использовать синхронный дизайн и рассказывать что такое Global Clock ресурсы и почему нельзя строить делители так как это сделал автор.
Автор не показывает пример того, как нужно использовать FPGA и не утверждает, что так необходимо делать делители или что-либо ещё.
Автор демонстрирует некоторые из возможностей программы.
На мой взгляд этот подход может быть вполне наглядным примером работы как синхронной, так и асинхронной логики.
Синхронные делители нужны не всегда.
Отличное проектирование на FPGA из разряда "Ненормальное программирование". Я что-то подобное делал на стриме : ECO Flow - извращенное проектирование на FPGA . Тот еще зашквар конечно xD. Разумеется, Eco flow не для этого, это просто был эксперимент :)
Вот про то , зачем нужен ECO режим: ECO Flow в Vivado или работа в режиме редактирования нетлиста
Ну и ссылочку на стрим оставлю.
PS: такие делители, разве что для семисегментников подходят, так делать не стоит конечно, лучше все триггеры питать одним клоком, а выход использовать как clock-enable для дальнейшей схемы. Так и по таймингам проще и проект более устойчивый к всяким там температурам. Ну и статья бы не сильно изменилась, если схему делителя сразу задать правильно. А так спасибо за статью и картинки, было интересно посмотреть как ECO выглядит в латиссовском софте.
Больше всего понравилась фраза:
Это объясняет тот факт, что прошивка ПЛИС может работать корректно, даже если в результате трассировки программа сообщает о многочисленных нарушениях временных ограничений.
А что, так можно было ?
Hello World на регистрах в ПЛИС — мигаем светодиодом без регистрации, SMS и HDL