Моделирование реализации модуля Быстрого Преобразования Фурье (БПФ/FFT) и сравнение с аналогичным ядром от Xilinx

[KeisN13]

А статья попала в раздел хаба FPGA потому што тут есть слово Xilinx и RTL?

[dpavlov1971]

Большинство разработчиков RTL для FPGA при проектировании просто берут готовые IP и интегрируют их в свои проекты по принципу: "загрузим в FPGA и посмотрим как это работает". Цель статьи - показать важность этапа моделирования, которое позволяет достаточно точно оценить результат еще до загрузки проекта в FPGA. Поэтому, на мой взгляд, она будет полезна и разработчикам для FPGA.

[KeisN13]

Большинство разработчиков RTL для FPGA при проектировании просто берут готовые IP и интегрируют их в свои проекты по принципу: "загрузим в FPGA и посмотрим как это работает"

Это што-то новенькое

Цель статьи - показать важность этапа моделирования, которое позволяет достаточно точно оценить результат еще до загрузки проекта в FPGA.

Тогда я совсем не понял как бьется это утверждение с заголовком статьи, который предполагает, что в тексте мы увидим как минимум пару строчек верилога или ссылку на гит с исходниками

[KeisN13]

Большинство разработчиков RTL для FPGA при проектировании просто берут готовые IP и интегрируют их в свои проекты по принципу: "загрузим в FPGA и посмотрим как это работает"

Это што-то новенькое, хотя таких разрабов я знаю. Напихунькаем кода с айпишками и в чипскоп

Цель статьи - показать важность этапа моделирования, которое позволяет достаточно точно оценить результат еще до загрузки проекта в FPGA.

Тогда я совсем не понял как бьется это утверждение с заголовком статьи, который предполагает, что в тексте мы увидим как минимум пару строчек верилога или ссылку на гит с исходниками

[dpavlov1971]

Моделирование выполняется еще до того, как будет написана хоть одна строчка на Verilog.

[dpavlov1971]

Большинство разработчиков RTL для FPGA при проектировании просто берут готовые IP и интегрируют их в свои проекты по принципу: "загрузим в FPGA и посмотрим как это работает". Цель статьи - показать важность этапа моделирования, которое позволяет достаточно точно оценить результат еще до загрузки проекта в FPGA. Поэтому, на мой взгляд, она будет полезна и разработчикам для FPGA.