Comments 6
По примеру предыдущей статьи в хабе FPGA зашел в песочницу и нашел там это. Выдал автору инвайт.
Когда уже хабр пересмотрит этот идиотский подход или хотя бы начнет оповещать о публикациях в песочнице по подписанному хабу, штобы пользователи знали што кто-то ожидает приглашения или хотя бы сделает поиск поп песочнице?
Автор не пояснил, в чем по его мнению, преимущества предложенной им методики, чем просто симуляция HDL кода написанного на Verilog/SystemVerilog посредством связки Icarus Verilog + GTKWave(то и другое свободное ПО).
В Школе синтеза цифровых схем, например, таким способом тестировали достаточно сложные проекты написанные на SystemVerilog.
Вот вы пишете на sv свое ядро для FFT (к примеру, или фильтр, или демодулятор...). Для его проверки надо создать сигнал, надо создать референсную модель для сверки. Можно, конечно, все это сделать руками на sv, поискать готовые ядра которые использовать как референс и т.п. Но в то же время можно все это сгенерить на py в несколько строк, а выхлоп вашего ядра загнать обратно в py скрипт и там все сравнить с рисованием красивых картинок, отчета в CI и т.п.
На бумаге звучит любопытно, но для полноты примера ещё стоило бы описать процесс сборки и запуска моделирования.
А есть ли преимущества по сравнению с тем же CocoTB? Было бы неплохо сравнить)
Это библиотека противоположность cocotb.
В PyStim, System verilog управляет моделированием, в cocotb симуляция контролируется через python. Pystim встраивает интерпретатор Python непосредственно в SystemVerilog. Эта интеграция поддерживает стандартный подход моделирования SystemVerilog, обеспечивая взаимодействие с кодом Python, как если python классы были классами SystemVerilog.
Упрощение прототипирования и верификации RTL с помощью Python