Комментарии 16
А можно было как-то все 4 части растянуть во времени?
+2
И разбавить картинками а то читается тяжело…
-2
бляха муха. это техническая статья на специализированном ресурсе для программистов и сисадминов, или я на форуме журнала Cosmo нахожусь?
![](https://habrastorage.org/getpro/habr/comment_images/ed8/f6c/e74/ed8f6ce74fad7e8297031753ac5e82ef.gif)
(на картинке дональд кнут работает над выпуском еженедельника «искусство программирования в комиксах»)
![](https://habrastorage.org/getpro/habr/comment_images/ed8/f6c/e74/ed8f6ce74fad7e8297031753ac5e82ef.gif)
(на картинке дональд кнут работает над выпуском еженедельника «искусство программирования в комиксах»)
+17
даже одна простая картинка (любая иллюстрация) очень сильно разбавляет текст и его становится читать легче. Давайте вообще все картинки из всех статей уберём. Зачем они нам, ага?
+1
Есть перевод еще вот такой статьи того же автора: assets.devx.com/goparallel/18027.pdf
Там и картинок, и таблиц и листингов больше. Однако материал от этого сильно понятнее не становится, а учитывая как активно эту статью минусовали, даже не знаю, стоит ли выкладывать…
Там и картинок, и таблиц и листингов больше. Однако материал от этого сильно понятнее не становится, а учитывая как активно эту статью минусовали, даже не знаю, стоит ли выкладывать…
+1
Увы, картинок нет в оригинале…
0
Я попробую написать дополнительно вступление для тех, кто не знаком с принципами работы кэша данных. Надеюсь, это будет полезно и интересно для некоторых читателей и прояснит некоторые моменты настоящей статьи.
Тезисно:
1) |L1| < |L2| < |L3|. В процессоре обычно несколько уровней кэша, причём они разные по объему.
2) В кэше хранится адрес последовательной четверки (но не обязательно четвёрки) данных, 4 64-ёх битных данных, служебные биты валидности, обратной записи и блокировки, а так же биты чётности.
3) При load из ОЗУ процессор сначала проверяет, есть ли затребованные данные в кэше. Сначала смотрит в L1, если нету, смотрит в L2, если нету, смотрит в L3. Ситуация отсутствия данных называется промахом, противоположная ситуация называется попаданием.
3а) Если происходит попадание в кэш, обращение в ОЗУ не производится. Если происходит промах в L1, L2, но попадание в L3 — содержимое из L3 копируется в L1 и L2.
3б) Если происходит промах, то данные берутся из ОЗУ и параллельно помещаются в L1,L2,L3.
4) При store в ОЗУ, аналогично, процессор ищет их в кэше. Если находит, записывает туда, причём в ОЗУ остаётся старое значение! Так же происходит при необходимости обновление других кэшей.
5) Если ячейка кэша перезаписывается данными с другим адресом, то старые данные вытесняются: из L1 в L2, из L2 в L3, из L3 — в ОЗУ.
6) Некоторые кэши являются n-мерными. Это означает, что в одну строку могут быть записаны n различных адресов, а когда приходит (n+1) адрес, вытесняется самый неиспользуемый (впрочем, алгоритмы вытеснения бывают разными).
7) Данные в кэш можно предварительно подтянуть ассемблерной инструкцией, напрямую не используя их. Таким образом можно достичь оптимизации — один поток работает с данными в первой половине кеша (условно), другой в это время подтягивает их во вторую. Потом наоборот.
P.S. Для разных архитектур некоторые пункты могут не соответствовать действительности, но в целом общий принцип такой, как я описал.
Тезисно:
1) |L1| < |L2| < |L3|. В процессоре обычно несколько уровней кэша, причём они разные по объему.
2) В кэше хранится адрес последовательной четверки (но не обязательно четвёрки) данных, 4 64-ёх битных данных, служебные биты валидности, обратной записи и блокировки, а так же биты чётности.
3) При load из ОЗУ процессор сначала проверяет, есть ли затребованные данные в кэше. Сначала смотрит в L1, если нету, смотрит в L2, если нету, смотрит в L3. Ситуация отсутствия данных называется промахом, противоположная ситуация называется попаданием.
3а) Если происходит попадание в кэш, обращение в ОЗУ не производится. Если происходит промах в L1, L2, но попадание в L3 — содержимое из L3 копируется в L1 и L2.
3б) Если происходит промах, то данные берутся из ОЗУ и параллельно помещаются в L1,L2,L3.
4) При store в ОЗУ, аналогично, процессор ищет их в кэше. Если находит, записывает туда, причём в ОЗУ остаётся старое значение! Так же происходит при необходимости обновление других кэшей.
5) Если ячейка кэша перезаписывается данными с другим адресом, то старые данные вытесняются: из L1 в L2, из L2 в L3, из L3 — в ОЗУ.
6) Некоторые кэши являются n-мерными. Это означает, что в одну строку могут быть записаны n различных адресов, а когда приходит (n+1) адрес, вытесняется самый неиспользуемый (впрочем, алгоритмы вытеснения бывают разными).
7) Данные в кэш можно предварительно подтянуть ассемблерной инструкцией, напрямую не используя их. Таким образом можно достичь оптимизации — один поток работает с данными в первой половине кеша (условно), другой в это время подтягивает их во вторую. Потом наоборот.
P.S. Для разных архитектур некоторые пункты могут не соответствовать действительности, но в целом общий принцип такой, как я описал.
+3
4 а) используется два метода store: write-trough и write-back. Write-trough записывает информацию как в cache так и наприамую в ОЗУ.
Write-back записывает информацию после вытеснения информации из cache.
Write-back записывает информацию после вытеснения информации из cache.
0
а если несколько процессоров и у каждого свой кеш а память одна, тогда кеш может не соответствовать действительности.
0
Если алгоритм написан плохо, тогда да. Возможно что тогда выигрывает последная запись с кеш в ОЗУ.
Но, если алгоритм написан верно, так он может увеличить производительность более чем в 2 раза с использованием кеш на двух процессорах.
Но, если алгоритм написан верно, так он может увеличить производительность более чем в 2 раза с использованием кеш на двух процессорах.
0
Не только процессоров, но и ядер.
Это широко известная проблема когерентности кеша.
Решается на практике на уровне железа штуками типа протокола MESI.
Это широко известная проблема когерентности кеша.
Решается на практике на уровне железа штуками типа протокола MESI.
0
Хороший перевод классической статьи.
Т.к статья классическая, то она вся актуальна, кроме того, что касается FSB, которая на современных процессорах Intel давно не мешает масштабируемости, по очевидным причинам.
Поэтому часть об евентах типа BUS_DRDY_CLOCKS уже можно рассматривать с исторической точки зрения.
Т.к статья классическая, то она вся актуальна, кроме того, что касается FSB, которая на современных процессорах Intel давно не мешает масштабируемости, по очевидным причинам.
Поэтому часть об евентах типа BUS_DRDY_CLOCKS уже можно рассматривать с исторической точки зрения.
0
Пока еще рано с исторической, ибо Core 2 есть еще у многих, а про промышленные варианты вообще можете забыть про быстрый апгрейд — пару сотен серверов поменять только потому что вышел камень поновее…
0
Конечно, сравнительно недавно выпущенные процессоры никто не выкинет. Хотя знаю одну компанию, выбрасывающую на вторичный рынок порядка 10000 Xeon EP камней, именно потому, что выходит камень поновее.
С конца 2008 года примерно не пользовался BUS_DRDY_CLOCKS на Xeon'ах, при том, что Vtune использую на работе практически ежедневно. Клиенты, которых настолько волнует производительность, чтобы заботиться о микроархитектурных евентах, сначала апгрейдятся, а потом уже сами или с помощью консультанта типа меня начинают профайлиться.
С конца 2008 года примерно не пользовался BUS_DRDY_CLOCKS на Xeon'ах, при том, что Vtune использую на работе практически ежедневно. Клиенты, которых настолько волнует производительность, чтобы заботиться о микроархитектурных евентах, сначала апгрейдятся, а потом уже сами или с помощью консультанта типа меня начинают профайлиться.
0
Зарегистрируйтесь на Хабре, чтобы оставить комментарий
Поиск и решение проблем масштабируемости на примере многоядерных процессоров Intel Core 2 (часть 1)