Тренды в проектировании FPGA. Перевод

В SystemVerilog для этого есть constraints и coverage bins, в VHDL их нет.

В самом языке VHDL этих конструкций нет, но, может быть, открытые библиотеки, такая как OS-VVM могут устранить этот недостаток, не отменяя достоинств VHDL?