В зависимости от семейства, у xilinx Virtex 5 если я не ошибаюсь нет переходов к соседним клок регионам. Эта возможность появилась с Virtex 6. И на сколько я помню, соединить можно только один прилегающий. Но даже если есть возможность соединить один и два прилегающих, то для канальности АЦП 4 и более, этот вариант не всегда подходит. Я в своей практике не наблюдал, чтобы схемотехнически к примеру 4 канала АЦП были разведены на 4 неразрывных клок региона.
При переходе с BUFR на BUFG начинается самое интересное. С использовании данной архитектуры в моей практике, зачастую наблюдается расфазировка каналов друг, относительно друга. Самое интересное, что прием данных непосредственно с индивидуального канала АЦП проходит корректно во всем диапазоне, и мало того довольно продолжительное время каналы могут работать синфазно, но при нагреве кристалла ПЛИС или других факторов, фаза все таки смещается, что в большинстве задач не допустимо.
Внутри ПЛИС задержка на тактовых линиях от PIN до BUFG может составлять от десятков Пс до единиц Нс, в зависимости от удаления PINа от глобальных буферов. Задержка на BUFR и BUFIO естественно минимальна, но тогда мы ограничены тактовым регионом, и засинхронизировать одним BUFR все каналы АЦП, разведенные в другой клок регион, не получится. По этому для получения синфазных многоканальных систем АЦП на базе ПЛИС, проще использовать один глобальный клок от одного из каналов, компенсировав его задержку PIN-BUFG с помощью IODELAY.
Тактировать многоканальные системы АЦП нужно только от опорного низкоджиттерного генератора в виде отдельной микросхемы типа Si571, пропустив его выходной клок через клоковый низкоджиттерный размножитель, соответствующий числу каналов АЦП. Только в таком варианте мы получим когерентную систему на приемной стороне ПЛИС. Но опять таки есть нюанс, данная система будет корректно работать: 1 в случае точного выравнивания линий данных и клоков каналов АЦП на PCB. 2 если сами АЦП не имеют интегрированного делителя частоты с неизвестной задержкой, т.е. Если эти условия выполняются, то входные данные можно принять в ПЛИС на глобальной частоте от одного из каналов, в этом случае получим полную синфазность между каналами.
При переходе с BUFR на BUFG начинается самое интересное. С использовании данной архитектуры в моей практике, зачастую наблюдается расфазировка каналов друг, относительно друга. Самое интересное, что прием данных непосредственно с индивидуального канала АЦП проходит корректно во всем диапазоне, и мало того довольно продолжительное время каналы могут работать синфазно, но при нагреве кристалла ПЛИС или других факторов, фаза все таки смещается, что в большинстве задач не допустимо.