Комментарии 13
Верификация на VHDL, серезно? Европейцы знают толк в извращениях… Хотел бы я посмотреть как на VHDL написать тестовую среду для более-менее серьезного проекта.
Не халивара ради, просто интересно. Можно пример более-менее серьёзного проекта?
Ну например менеджер когерентности многоядерного кластера c директорией и MESI/MOESI состояниями кэшей первого и второго уровня. В нем требуется большое количество ограниченно-случайных транзакций и учет покрытия интересных сценариев. В SystemVerilog для этого есть constraints и coverage bins, в VHDL их нет.
Например процессоры.
Сейчас доделываю проект I2C на Спартане. Попутно стараюсь сделать более-менее вменяемый Тестбенч на VHDL. В чём разница, будет комбинация последовательностей задана VHDL или SV? Или какой-то там I2C для вас не серьйозный проект?
I2C это, который протокол? Нет в принципе это не серьезный проект, серьезный это допустим процессор.
Разница на таком уровне будет не видна, разница будет видна, проверить работу вашего устройства во всех возможных нештатных ситуациях, полностью покрыть весь код и прочее. Тогда на SV вам поможет, например UVM, я конечно может быть просто отстал от жизни и что-то подобное есть в VHDL, тогда конечно можно и на нем тестить.
Опять же, что для вас более-менее вменяемый тест бенч?
Update: Выше увидел аббревиатуру OS-VVM похоже VHDL и правда не стоит на месте и тоже развивается, догоняя SV.
Разница на таком уровне будет не видна, разница будет видна, проверить работу вашего устройства во всех возможных нештатных ситуациях, полностью покрыть весь код и прочее. Тогда на SV вам поможет, например UVM, я конечно может быть просто отстал от жизни и что-то подобное есть в VHDL, тогда конечно можно и на нем тестить.
Опять же, что для вас более-менее вменяемый тест бенч?
Update: Выше увидел аббревиатуру OS-VVM похоже VHDL и правда не стоит на месте и тоже развивается, догоняя SV.
Более-менее вменяемый — это проверки всех возможных комбинаций сервисные биты-информационные, а также покрытие возможных коллизий на линии при подключении генеретор-приёмник, несколько генераторов-приёмник, генератор-несколько приёмников. Хотя за навоку на OS-VVM спасибо.
По поводу OS-VVM скажите спасибо neyavi я и сам не знал, что на VHDL есть что-то подобное. По поводу верификации, нормальное её написание это отдельный раздел знаний я бы так сказал. Обычно проектирует один человек, а проверять и писать тест должен другой. Ещё прям стало интересно есть ли в VHDL аналог ассертов из SV, тоже вещь весьма полезная и удобная.
Не совсем понял, какая линейка устройств имеется в виду под Altera-Intel Cydone?
...Arria/Cydone от Altera(Intel)…
...Arria/Cydone от Altera(Intel)…
Мне больше нравится Verilog. Меньше текста, всё как-то удобнее.
Зарегистрируйтесь на Хабре, чтобы оставить комментарий
Тренды в проектировании FPGA. Перевод