Intel показала концепт экстремально крупного многочиплетного пакета — сборки из десятков вычислительных и вспомогательных кристаллов, объединенных в один модуль. Его площадь превышает 10 000 мм². Пока это экспериментальная архитектура для будущих ИИ-ускорителей и HPC-систем. Задача эксперимента — попробовать обойти физические ограничения монолитных чипов и заодно продемонстрировать пределы современных технологий упаковки, памяти и техпроцессов. Давайте попробуем разобраться, что это и как работает.
Архитектура концепта
Intel Foundry описала многочиплетный пакет площадью 10 296 мм² — примерно 12 размеров ретикула, используемого в литографии. Тут у нас речь о всей сборке целиком: подложке, чиплетах и соединениях между ними. По габаритам такой пакет сопоставим с небольшим смартфоном. Для сравнения, современные ИИ-чипы вроде AMD Instinct MI300X или NVIDIA B200 имеют площадь около 858 мм² — это практический предел размера одного монолитного кристалла в современной литографии.
В основе концепта — технологии упаковки Foveros Direct 3D и EMIB-T с поддержкой интерфейса UCIe. Первая отвечает за плотные вертикальные соединения между чиплетами, вторая — за горизонтальные связи. Обе Intel уже использовала в более компактных чиплетных решениях, но в данном случае речь идет о куда большем масштабе. А он требует значительно более точной и сложной сборки.
По задумке чиплетная архитектура должна позволить обойти ограничения монолитных кристаллов. Идея простая — взять все хорошее из двух техпроцессов, а плохое — не брать. 14A-E в этом концепте нужен для высокопроизводительных вычислений, а 18A-PT — для базовых кристаллов. Вот таким путем предполагается найти баланс между скоростью и стоимостью. Впрочем, пока это именно что концепт, поэтому число чиплетов, их функции и выбор памяти могут измениться в зависимости от технических и рыночных факторов.
В качестве памяти в концепте используются кастомные стеки HBM5 — до 24 в максимальной конфигурации. Стоит отметить, что это не стандартные модули JEDEC, а кастомные решения, реализация которых будет зависеть от конкретных предложений производителей памяти вроде SK hynix и Micron. Если HBM5 окажется недоступной, Intel допускает использование HBM3e (теоретически до 1,4 ТБ/с) или HBM4 (до 2 ТБ/с). Для более компактного варианта показана конфигурация с четырьмя вычислительными плитками и 12 стеками HBM — она ближе к сегодняшнему уровню технологий, где уже применяется HBM3e.
Ограничения: инженерные и рыночные барьеры
Энергопотребление пакета пока неизвестно: Intel не раскрывала никаких цифр. Однако высокая плотность чиплетов и памяти неизбежно означает серьезные требования к питанию. Это усложняет как распределение энергии внутри пакета, так и работу межкомпонентных соединений.
Отдельная проблема — тепло. При площади более 10 000 мм² и большом числе активных элементов такой пакет будет сильно нагреваться, поэтому для него почти наверняка потребуются сложные системы охлаждения — вплоть до жидкостных или иммерсионных, особенно в дата-центрах. Дополнительный риск связан с механикой: нагрев может вызывать деформацию подложки, что усложняет сборку и установку пакета на плату.
Теперь о синхронизации чиплетов. Технологии Foveros Direct 3D и EMIB-T хорошо работают в компактных конструкциях. Но пока никто точно не знает, как они поведут себя при 16 вычислительных плитках и восьми базовых кристаллах. Даже небольшие задержки или рассинхронизация сигналов могут заметно снизить производительность.
Отдельный риск связан с памятью. Кастомизированные стеки HBM5 пока остаются лишь теоретически возможными. Дело в том, что их появление зависит от готовности производителей памяти, которые сейчас в основном сосредоточены на HBM4. Использование HBM3e или HBM4 возможно, но в этом случае пак��т потеряет часть пропускной способности и будет выглядеть менее убедительно на фоне ускорителей, которые уже сегодня используют HBM3e, например AMD MI300X.
Производственные сложности дополняют картину. Техпроцесс 14A-E ожидается в 2027 году и может потребовать применения High-NA EUV-литографии — дорогой и технологически сложной. Альтернатива в виде Low-NA EUV с мультипаттернингом, конечно, снижает риски, но делает процесс производства сложнее и дороже. Любые задержки на этих этапах автоматически сдвинут сроки всего проекта.
Наконец, есть и рыночные ограничения. TSMC уже предлагает зрелые решения CoWoS-L, а NVIDIA уверенно доминирует в сегменте ИИ-ускорителей благодаря сильной экосистеме. Intel в таком окружении нужно не просто показать технологию, но и довести ее до состояния, пригодного для массового применения. Это потребует времени, денег и готовности рынка принять еще более сложные и дорогие решения.
Что ж, будем надеяться, что Intel удастся преодолеть все трудности и вывести новую технологию в свет.
