Intel eASIC N5X — «структурированный ASIC» для 5G и AI

В 2018 году Intel приобрела eASIC — разработчика «структурных ASIC», интересных и перспективных устройств, представляющих собой нечто среднее между классическим ASIC и FPGA. Далее в течение нескольких лет компания использовала ранее сделанные наработки, и вот мы фиксируем знаковое событие: анонсирована новая линейка eASIC N5X, которая совместима с FPGA компании, то есть имеет полное право называться Intel eASIC N5X, продуктом следующего поколения с улучшенной архитектурой и 16-нм техпроцессом.
Давайте посмотрим на характеристики этой линейки, а заодно вспомним, что представляет из себя «структурированный ASIC».

Итак, для начала о сущности «структурированных ASIC» — их появление явилось решением следующей проблемы. Допустим, имеется схема RTL (register-transfer level, уровень регистровых передач) для каких-либо нужд. Если на ее основе создать FPGA, он будет дорого стоить и потреблять много энергии. Делать такой продукт массовым нельзя. Продукт на ASIC имеет смысл при тираже от 100 000 изделий. Себестоимость изделий будет мала, но объем тиража позволит окупить издержки на производство. «Структурированный ASIC» позволяет закрыть сегмент между FPGA и ASIC. Скорость разработки и издержки сравнимы с FPGA, стоимость единицы, производительность и энергоэффективность – с ASIC.

Вклад eASIC состоит в том, что используется разработанное «универсальное» устройство, которое при помощи модификации одной или нескольких масок межслойных переходов может быть кастомизировано в соответствии с RTL, предоставленным пользователем. То есть, один и тот же чип с разными масками межслойных переходов «программируется» под разные дизайны. Ненужные участки «универсальной матрицы» могут быть отключены от питания, чтобы не потреблять лишней энергии. Таким образом, eASIC работает в той же нише, что и прежний проект Altera — технология Hard Copy, которая позволяла из RTL для FPGA делать много дешевых одноразово программируемых чипов. Только eASIC делает это умнее.

Применительно к серии N5X преимущества eASIC выглядят следующим образом: на 50% потребляется меньше энергии по сравнению с FPGA и на те же 50% сокращается время разработки по сравнению с ASIC на основе ячеек. Помимо всего прочего, совместимость процессорного блока с FPGA Agilex означает, что:

• eASIC имеет 4-ядерный ARM процессор, контроллер памяти и большой набор интерфейсов ввода-вывода (подробнее в табличке ниже);
• eASIC оснащен блоком аппаратного шифрования и аутентификации Secure Data Manager;
• при проектировании eASIC можно пользоваться пакетом FPGA-разработки eTools

Серия N5X будет выпускаться в 5 вариантах с различным количеством внутренних элементов, размер корпуса — от 27x27 до 50x50 мм, тип корпуса — от FC676 до FC2397. Максимальные характеристики серии приведены в таблице.

Техпроцесс	16 нм
Эквивал. вентилей ASIC	До 88 млн
Память	До 229 Мб
Регистры	До 158 тыс. 128-битных файлов
Трансиверы	32 Гб/с, до 80
Процессор	4-ядерный, 64-бит ARM Cortex-A53, до 1.5 ГГц, кеш 1 Мб
Память	DDR4/LPDDR4/LPDDR4x 3200
Интерфейсы IO	USB 2.0x2, 1G eMac* x3, UART x2, SPI x4, I2C x5, GPIO x1114
Безопасность	AES-256/SHA-256, ECDSA 256/384 boot code authentication, Vendor authenticated boot (VAB), Secured data object storage (SDOS)

Выпуск eASIC N5X — это часть стратегии Intel, направленной на создание эффективных инструментов для различных профилей нагрузки. В мире больше нет универсальных средств «на все случаи жизни»; такие области, как AI, облачные вычисления, системы передачи данных, IoT, требуют разнообразных и эффективных инструментов как для ЦОД, так и для периферии. Intel сейчас предлагает самый широкий ассортимент вычислительных мощностей под любую задачу.

Мы благодарим Михаила Шеблаева за помощь в написании статьи.