Michael Korobkov
@KeisN13
Вождь FPGA комунити @fpgasystems
Информация
- В рейтинге
- Не участвует
- Откуда
- Зарайск, Москва и Московская обл., Россия
- Дата рождения
- Зарегистрирован
- Активность
Вождь FPGA комунити @fpgasystems
Ваш аккаунт
со школы синтеза цифровых схем https://engineer.yadro.com/chip-design-school/
О, я только недавно публиковал новость в новостном FPGA канале про это, а тут уже и полноценный обзор тулы. Пасиба.
In RUST we Trust
Интересная тема для стрима. Возьму на заметку. Щас только гараж восстановлю и куплю парочку отладок )
из такого цикла статей пора делать методичку. Молодец
https://t.me/fpgasystems/318891
я запрещаю тебе его скачивать xD
ну так ты дополнил ?
ну так это больше для проектов верхнего уровня делается. Попробуй разобраться без поллитра в коде, где десяток акси шин. А тут все наглядно и понятно што куда подключается. Да и собрать тот же микроблейз это пара кликов вместо пары часов подключения через HDL.
можно в телеге следить@fpgasystems_events
Можно ждать пока появится анонс на хабре
Кажется тут не хватает парочки сигналов xD
Надеюсь я не вызвал у вас диссонанса между прототипированием и эмуляцией, это все таки разные этапы функциональной верификации со своими особенностями
понял, принял, осознал
Можно. режим пошаговой отладки есть в симуляторах, точки останова и тд. Но для этого надо написать тестбенч, и бывают случаи, когда "к черту тестбенчи" мы все проверим сигнал тапом и чипскопом
Судя по количеству клоков, вам еще предстоит узнать, что так делать не рекомендуется ) Рискну предположить. что ты делил клок на триггерах и выход этой цепочки использовал как клок. вместо использования разрешающего сигнала clock_enable или встроенной PLLки (при условии што она может выдать такие низкие частоты). Но для статьи на хабре про парумегагерцовый проект сойдет. Извини за душнилово.
А што удивительного в этапе прототипирования цифровых микросхем на ПЛИС ? Причем разрабатываемая микросхема обычно еще и проходит этап эмуляции на эмуляторах. там тоже плис используются.
Если говорить за прототипирование, то обычно используется несколько ПЛИС , иногда до 20 самых больших в мире для прототипирования одной микросхемы, процессоров в данном случае
Наконец то хоть кто-то сделал мини обзор по новинкам. а то мои недельные дайджесты с 70-150 новостями по FPGA кажется нафиг ни кому не нужны
Судя по статьям автора Линукс -> Обзор отладок -> Верилог -> Физика протокола в скором времени стоит ожидать появление теории квантовой механики с последующим описанием SPI протокола на верилоге :)
Отличное проектирование на FPGA из разряда "Ненормальное программирование". Я что-то подобное делал на стриме : ECO Flow - извращенное проектирование на FPGA . Тот еще зашквар конечно xD. Разумеется, Eco flow не для этого, это просто был эксперимент :)
Вот про то , зачем нужен ECO режим: ECO Flow в Vivado или работа в режиме редактирования нетлиста
Ну и ссылочку на стрим оставлю.
PS: такие делители, разве что для семисегментников подходят, так делать не стоит конечно, лучше все триггеры питать одним клоком, а выход использовать как clock-enable для дальнейшей схемы. Так и по таймингам проще и проект более устойчивый к всяким там температурам. Ну и статья бы не сильно изменилась, если схему делителя сразу задать правильно. А так спасибо за статью и картинки, было интересно посмотреть как ECO выглядит в латиссовском софте.
да без проблем, я всегда здесь и вы всегда знаете, где меня найти ;)
Ох помнится было время, когда только начиналась школа цифрового синтеза, мы делали отдельную группу, чтобы привезти эту отладку в несколько партий для бесплатной раздачи ученикам школы. У меня в гараже для раздачи лежало почти 150 отладок, которые я задолбался носить в СДЭК, я там почти прописался xD