Большинство разработчиков RTL для FPGA при проектировании просто берут готовые IP и интегрируют их в свои проекты по принципу: "загрузим в FPGA и посмотрим как это работает". Цель статьи - показать важность этапа моделирования, которое позволяет достаточно точно оценить результат еще до загрузки проекта в FPGA. Поэтому, на мой взгляд, она будет полезна и разработчикам для FPGA.
Большинство разработчиков RTL для FPGA при проектировании просто берут готовые IP и интегрируют их в свои проекты по принципу: "загрузим в FPGA и посмотрим как это работает". Цель статьи - показать важность этапа моделирования, которое позволяет достаточно точно оценить результат еще до загрузки проекта в FPGA. Поэтому, на мой взгляд, она будет полезна и разработчикам для FPGA.
Моделирование выполняется еще до того, как будет написана хоть одна строчка на Verilog.
Большинство разработчиков RTL для FPGA при проектировании просто берут готовые IP и интегрируют их в свои проекты по принципу: "загрузим в FPGA и посмотрим как это работает". Цель статьи - показать важность этапа моделирования, которое позволяет достаточно точно оценить результат еще до загрузки проекта в FPGA. Поэтому, на мой взгляд, она будет полезна и разработчикам для FPGA.
Большинство разработчиков RTL для FPGA при проектировании просто берут готовые IP и интегрируют их в свои проекты по принципу: "загрузим в FPGA и посмотрим как это работает". Цель статьи - показать важность этапа моделирования, которое позволяет достаточно точно оценить результат еще до загрузки проекта в FPGA. Поэтому, на мой взгляд, она будет полезна и разработчикам для FPGA.