Однако учтите, что сейчас в моем проекте я подключил к линиям JTAG просто константы ноль, то есть они не работают и значит компилятор выбросил из анализа всю связанную логику. С работающим JTAG процессор scr1 будет занимать гораздо больше места в ПЛИС.
Не совсем корректно. В этом случае будет оптимизирован только TAP-контроллер(он и так очень маленький), а вот система отладки("debuger") скорее всего полностью останется. Если хотите отключить "debuger" - нужно закомментировать "`define SCR1_DBG_EN" в файле конфигурации.
Большинство разработчиков RTL для FPGA при проектировании просто берут готовые IP и интегрируют их в свои проекты по принципу: "загрузим в FPGA и посмотрим как это работает". Цель статьи - показать важность этапа моделирования, которое позволяет достаточно точно оценить результат еще до загрузки проекта в FPGA. Поэтому, на мой взгляд, она будет полезна и разработчикам для FPGA.
Большинство разработчиков RTL для FPGA при проектировании просто берут готовые IP и интегрируют их в свои проекты по принципу: "загрузим в FPGA и посмотрим как это работает". Цель статьи - показать важность этапа моделирования, которое позволяет достаточно точно оценить результат еще до загрузки проекта в FPGA. Поэтому, на мой взгляд, она будет полезна и разработчикам для FPGA.
JTAG-интерфейс в топ-е теперь отсутствует ?
Выложите area-report (с иерархией)
Не совсем корректно. В этом случае будет оптимизирован только TAP-контроллер(он и так очень маленький), а вот система отладки("debuger") скорее всего полностью останется.
Если хотите отключить "debuger" - нужно закомментировать "`define SCR1_DBG_EN" в файле конфигурации.
Моделирование выполняется еще до того, как будет написана хоть одна строчка на Verilog.
Большинство разработчиков RTL для FPGA при проектировании просто берут готовые IP и интегрируют их в свои проекты по принципу: "загрузим в FPGA и посмотрим как это работает". Цель статьи - показать важность этапа моделирования, которое позволяет достаточно точно оценить результат еще до загрузки проекта в FPGA. Поэтому, на мой взгляд, она будет полезна и разработчикам для FPGA.
Большинство разработчиков RTL для FPGA при проектировании просто берут готовые IP и интегрируют их в свои проекты по принципу: "загрузим в FPGA и посмотрим как это работает". Цель статьи - показать важность этапа моделирования, которое позволяет достаточно точно оценить результат еще до загрузки проекта в FPGA. Поэтому, на мой взгляд, она будет полезна и разработчикам для FPGA.