Если убрать nmos транзистор в схеме NO, например, то тогда при подаче 0 на схему произойдет короткое замыкание (так как будет открыт "путь" от земли к плюсу напрямую, а nmos закрывал его при подаче 0)
Да, Вы правы, транзистор не является просто стандартно открытым/закрытым реле, но несколько человек, практически незнакомых с электроникой, на которых я проверял доступность текста, с трудом могли себе представить механику работы, и аналогия с водой была наиболее эффективна, а в её рамках достаточно сложно концептуализировать отрицательное напряжение.
Добавил Вашу версию текста в скобках как более корректную.
Сделал в тексте два варианта секвенциональная/последовательная, так как первый вариант используется в вики, а по второму выдаёт больше ссылок по триггерам, и чаще так переводится.
Прошёл все кроме некоторых assembly challenges, немного наскучило писать программы на асме, увидел что в игре есть экспорт в Верилог и попробовал синтезировать в Quartus, но оказалось что игра не лучший софт для проектирования микросхем, поэтому решил перейти в более специализированные программы.
Эта игра во многом и вдохновила на написание этой статьи, определенно лучшая игра на эту тему. Также могу посоветовать MHRD, там также создание процессора, но с помощью упрощённой версии Verilog, помогает разобраться как спроектировать что-нибудь без визула, только текстом.
Да, так и правда значительно эффективнее с точки зрения транзисторного бюджета, и эстетичнее с точки зрения технического дизайна, но я хотел выделить этот тип операций в отдельный блок, для лучшего восприятия что именно происходит в момент сравнения. Если использовать флаг переполнения, можно было бы задействовать последний слот в двух-битовом значении как операцию с загрузкой константы в определенный регистр, что определенно упростило бы программирование. Хотелось иметь инструкцию типа "JMP (адрес)", чтобы было проще её понять, ведь она фундамент любого ветвления.
Простите, я Вас не очень понимаю, по вашему мнению RS-триггер является элементом комбинационной логики, то есть состояние его выходов однозначно определяется набором входных сигналов? Возможно есть третье определение логики подходящее, по определению из вики это асинхронная секвенциональная логика, но в любом случае она не может быть комбинационной, из-за наличия внутреннего состояния.
Исправил, спасибо А в схеме в правой части действительно 1, '0' там обозначает что резистор подтягивает выход к нулю, а цвет провода обозначает значение. Упустил момент с объяснением обозначения и предназначения резисторов и выходов с неопределенным значением.
Логика не должна быть синхронной, чтобы быть секвенциальной, а RS-триггер определенно является секвенциальным, так как его выход не является только функцией от текущих входов. Возможно мне следует заменить термин последовательный на секвенциальный, если он обозначает нечто иное.
Активный режим триггера для схемы на И-НЕ является 0, так что при подаче 0 0 будет неопределенное состояние, также порядок входов приведенном вами изображении для триггера на ИЛИ-НЕ, вот картинка из статьи по ссылке для И-НЕ. Постараюсь более явно выразить в статье на основе какого вентиля построен триггер и в чем их отличие.
Спасибо за разъяснения. Кстати, не подскажите, в реальном проектировании микроархитектур используется Verilog или VHDL, или там уже что-то другое, а эти языки больше для FPGA?
А в чём отличие архитектуры от микроархитектуры? Микроархитектура это конкретная реализация архитектуры? То есть, примеру, x86 это архитектура, а intel 286 это микроархитектура имплементирующая x86?
Если убрать nmos транзистор в схеме NO, например, то тогда при подаче 0 на схему произойдет короткое замыкание (так как будет открыт "путь" от земли к плюсу напрямую, а nmos закрывал его при подаче 0)
Да, Вы правы, транзистор не является просто стандартно открытым/закрытым реле, но несколько человек, практически незнакомых с электроникой, на которых я проверял доступность текста, с трудом могли себе представить механику работы, и аналогия с водой была наиболее эффективна, а в её рамках достаточно сложно концептуализировать отрицательное напряжение.
Добавил Вашу версию текста в скобках как более корректную.
Сделал в тексте два варианта секвенциональная/последовательная, так как первый вариант используется в вики, а по второму выдаёт больше ссылок по триггерам, и чаще так переводится.
Да, вы правы, думал о NOR, а не XOR, поправил этот момент в статье, из NOR и NAND можно получить друг друга инверсией входов или выходов.
Прошёл все кроме некоторых assembly challenges, немного наскучило писать программы на асме, увидел что в игре есть экспорт в Верилог и попробовал синтезировать в Quartus, но оказалось что игра не лучший софт для проектирования микросхем, поэтому решил перейти в более специализированные программы.
Возможно построить NAND из 4 XOR вентилей, так что должно быть возможно построить из XOR всё что возможно построить из NAND.
Эта игра во многом и вдохновила на написание этой статьи, определенно лучшая игра на эту тему. Также могу посоветовать MHRD, там также создание процессора, но с помощью упрощённой версии Verilog, помогает разобраться как спроектировать что-нибудь без визула, только текстом.
Да, так и правда значительно эффективнее с точки зрения транзисторного бюджета, и эстетичнее с точки зрения технического дизайна, но я хотел выделить этот тип операций в отдельный блок, для лучшего восприятия что именно происходит в момент сравнения. Если использовать флаг переполнения, можно было бы задействовать последний слот в двух-битовом значении как операцию с загрузкой константы в определенный регистр, что определенно упростило бы программирование. Хотелось иметь инструкцию типа "JMP (адрес)", чтобы было проще её понять, ведь она фундамент любого ветвления.
Простите, я Вас не очень понимаю, по вашему мнению RS-триггер является элементом комбинационной логики, то есть состояние его выходов однозначно определяется набором входных сигналов? Возможно есть третье определение логики подходящее, по определению из вики это асинхронная секвенциональная логика, но в любом случае она не может быть комбинационной, из-за наличия внутреннего состояния.
Ссылка
Исправил, спасибо.
Исправил, спасибо
А в схеме в правой части действительно 1, '0' там обозначает что резистор подтягивает выход к нулю, а цвет провода обозначает значение. Упустил момент с объяснением обозначения и предназначения резисторов и выходов с неопределенным значением.
Логика не должна быть синхронной, чтобы быть секвенциальной, а RS-триггер определенно является секвенциальным, так как его выход не является только функцией от текущих входов. Возможно мне следует заменить термин последовательный на секвенциальный, если он обозначает нечто иное.
Активный режим триггера для схемы на И-НЕ является 0, так что при подаче 0 0 будет неопределенное состояние, также порядок входов приведенном вами изображении для триггера на ИЛИ-НЕ, вот картинка из статьи по ссылке для И-НЕ. Постараюсь более явно выразить в статье на основе какого вентиля построен триггер и в чем их отличие.
Спасибо за разъяснения. Кстати, не подскажите, в реальном проектировании микроархитектур используется Verilog или VHDL, или там уже что-то другое, а эти языки больше для FPGA?
А в чём отличие архитектуры от микроархитектуры?
Микроархитектура это конкретная реализация архитектуры? То есть, примеру, x86 это архитектура, а intel 286 это микроархитектура имплементирующая x86?
Отразил в статье что есть разные типы транзисторов, было слишком упрощенно, спасибо
Вы правы, спасибо, удалил этот абзац.