All streams
Search
Write a publication
Pull to refresh
2
0
Send message

Коротенькое сравнение VHDL и Verilog в помощь начинающим знакомство с ПЛИС

Reading time4 min
Views68K
Исторически так сложилось что ПЛИС я начал изучать только на новой работе.
Это были серии ПЛИС фирмы Altera.

Старшие коллеги на перебой рекомендовали как AHDL так и VHDL для программирования этих микросхем.
В итоге я остановился на языке VHDL, поскольку он является языком высокого уровня, в отличии от ADHL.
Хоть и листинг у последнего был куда приятнее.

И я приступил к изучению всех хитростей и ограничений языка VHDL.
В итоге сошелся на мысли что конструкции языка просто ужасны, а ограничения избыточны для проектирования аппаратуры.

Приведу пример листинга из статьи «Делаем таймер или первый проект на ПЛИС».
Читать дальше →

Information

Rating
Does not participate
Registered
Activity