Спасибо за пояснение- а если не секрет, HMC подсоединяется напрямую или через какой-то контроллер, вроде того же кентавра? У HMC весьма удобный пинаут и вывод сигналов, но наверное это будет нивелироваться пинаутом POWER/контроллера?
Вот эту хрень, которая Switchback — мы используем постоянно. Но я не знал что она так называется.
Тромбон и тромбон…
Тут видимо я ввел тебя в заблуждение формулировкой- просто привык что классический тромбон, это просто «перевернутый» аккордеон, а свичбэк всегда в 1 «виток» и может уже следовать по траектории проводника с изломами.
Скругление углов… — ну вообще сам же понимаешь что это марафет. В полосе до 10GHz — ничего не дает. Только лишнюю головную боль.
Да, разумеется- хотя часто использую там где не получается сохранить минимальную длину 45гр сегментов(т.е. где выходит сильно меньше скажем 1.5х ширины трассы).
Про произвольный угол — ну вообще мы хотели просить PCB Shop просто поворачивать заготовку на 11 градусов. Но потом поняли что проконтролировать мы его не сможем. Он отрежет прямо, а денег возьмет как будто повернул и пол-заготовки выкинул. Поэтому — иногда да, упарываемся зигзагом под 11 градусов когда тянуть далеко надо. Там Fiberwave эффект уже по настоящему начинает влиять. Причем не только на Skew Match но и на Lane-Lane match.
Ну тут я не понимаю немного- а откуда именно это значение, 11гр? Про борьбу с влиянием струтуры диэлектрика разумеется знаю из первых рук :), но история именно про полностью произвольные углы, например:
— Xeon to Xeon
— POWER to POWER
Хочешь тихие торцы — сделай питание уже опорной земли диэлектриков на 7-10. Этого достаточно.
Всегда бы места столько было:) Но тут больше интересно улучшение земли, особенно в RF бордах(почти всегда в них использовал), да и в HDI с BGA/WLCSP на краях тоже часто нет возможности убирать края плейнов питания внутрь.
По перспективным технологиям у нас Алексей эксперт — может ответит позже.
тромбон/аккордион — используем конечно, про switchback впервые слышу
С аккордеоном понятно- его все используют. Switchback, это как бы «однократный тромбон»- с ним очень легко накрутить много длины если большой разбег в матчгруппе, в то же время с ним проще всего облажаться при тюнинге в плотном дизайне.
11 градусов — да, арки нет. В одном проекте только были, c 12.5 GHz сердесами. Арки слайдить муторно.
Арки слайдить конечно сложнее чем прямые- я сам чаще обычно скругляю уже разведенное: это гораздо проще. Примечательно что почти все платы которые смотрел с ОСР были именно с разводкой под произвольным углом- поэтому стало любопытно.
торцевую металлизацию не делаем. Мы не отводим тепло в торцы платы. А про чудодейственное улучшение ЭМС металлизацией торцев — ИМХО миф.
Склоняюсь к мнению что эта технология несколько переоцененная в ряде случаев, но она точно небесполезна, в т.ч. с точки зрения того же ЭМС. Скорее ее «сила» не такая большая как некоторые ожидают(чудо-таблетка).
Спасибо=) Ну, раз добро получено, хочу поинтересоваться(именно с оглядкой на серверную тематику)- пользуетесь ли и как часто следующими вещами:
— выравнивание паттерном trombone и особенно его разновидностью под названием switchback
— разводка под произвольным углом(не зигзаги), в т.ч. с дугами
— snake routing для бга с выводами в шахматном порядке
— торцевая металлизация плат (особенно жирных, бэкплейны не в счет)
— broadside coupled пары
— differential coplanar пары(связь с окружающей землей на том же слое)
— active/passive line conditioner для отдельных хайспидов
— индуктивности с дополнительным экранированием в питании
— конденсаторы с реверсированным корпусом(электрод по длинной стороне) и 3х выводные
Заодно интересно, какие задачи решаете с помощью Tag-Connect- понятно что дебаг, но что именно отлаживается?
Я наверное уже основательно достал своими вопросами :), но осмелюсь спросить еще- как на таких платах дезигнаторы на шелкографии ставите? Руки, скрипты, CAM редактор, другое?
Понятно- ну с длинными бордами ситуация ожидаема вполне, да и наверное логично при таких вводных предполагать проблемы также с backdrill на слабых фабах. По поводу пайки, вы когда-нибудь делали LGA(сокетные) to BGA conversion? Понятно что на особо теплых компонентах в этом, пожалуй, смысла нет, но просто интересно: видел как зионы те же так переделывают под rugged серверы.
Насчет реворка 100% соглашусь- тут проводками не наиграешься особенно, но именно в части перепайки коллеги сообщали о проблемах только в случае конкретно больших и мощных SIP, вроде ISL8272 или EM2130L01QI
Вообще, как например в случае с RF фронтендами, часто делаю отдельную тестовую плату с целевой разводкой под POL DC/DC- ее прогоняли, а потом ставили в целевую борду: и то, по большей части чтобы проверить футпринт- производители довольно часто допускают ошибки в чертежах на корпус. Но разумеется и в плане чисто электрических тестов это очень сподручно.
Сложно представить POWER-based дизайн без поддержки IBM, разве что есть какое-то ограничение на «элитность» в духе разделение Tier 1/2/3, но в целом ситуация понятна- даже странно что у отдельного контроллера есть такие ограничения. Даташита на кентавр у меня разумеется нет, но предполагал что он невероятно интеллектуальный- м.б. может даже перекидывать адреса как удобно(в духе Nvidia Tegra K1 например или круче). Но наверное проще таки заручиться поддержкой чем потеть с memory-down в случае с кентавром.
:) Наверное какие-то привередливые китайцы- в Азии часто встречал проблемы с принятием тех же Gerber X2(которые крайне удобны для HDI плат в сравнении с обычными герберами), а ODB++ никогда не вызывал вопросов, формат весьма зрелый же. Но вполне допускаю что скорее всего здесь многого не знаю, т.к. по больше части дизайню под EU/US заводы- полагаю в то же самое время, борды как у вас наверное делает кто-то уровня фокскона с пегатроном со своими правилами и хотелками.
Привет, Антон- и большое спасибо за развернутый ответ. Ну, в случае серверных борд re-use наверное более чем оправдан: даже чисто по-человечески страшновато каждый раз делать все from-sсratch, тем более для дизайнов такого уровня, к тому же жалко не использовать хорошие куски. С футпринтами интересно весьма- я в своих задачах получал в основном негативные фидбеки при использовании manufacturer recommended footprint для нестандартных корпусов как на картинке, пока не начал делать все с нуля включая 3д модели:
В серверах много используются всякие powerstage, drmos и т.п. для организации многофазных POL DC/DC, типа SiC645- у вас бывали проблемы с такими корпусами?
С кентавром стало яснее, пинаут у него конечно страшный но мне кажется, что по-настоящему этот момент заиграл бы если сразу распаивались микросхемы на плату, а не сокеты под модули: с зионом(и заодно 10 стратиксами) судя по всему особых проблем быть не должно- смотрю на примерно такие платы
А с кентавром наверное будет пот, даже не могу представить разводку. С ним вообще бывают memory-down дизайны? Почему привел эти картинки: интересно узнать субъективное мнение- в своих платах я воюю за каждый мм, кладу меандры и проводники без «пустых островов»(~99% использование пространства) и когда вижу разводку зиона, и тем более с модулями памяти, то сразу заведую белой завистью. Сложилось впечатление что в случае кентавра, особенно когда он не один на плате, разводка может и не супер сложная, но очень и очень трудоемкая из-за неудачного пинаута- это так?
Совершенно восхитительная статья, а конкретно вот этот текст:
Самый большой кошмар разработчика — когда все работает сразу. Это значит только одно — где-то закопана мина, которая сработает после отгрузки 100500 единиц оборудования заказчику. Дело в том, что в процессе поиска причины какой-то глобальной проблемы осуществляется проверка нескольких гипотез и как правило выявляется множество мелких неисправностей, никак с возникшей проблемой не связанных. Нет большой проблемы — не найдёте маленьких. Их за вас найдут ваши заказчики.
нужно сразу в золотую рамку. Вообще, вызывает неподдельное уважение тот факт что у Вас происходит именно серьезный технический анализ проблемы, а не бессмысленные и беспощадные гадания(с периодическим заходом в антинаучные гипотезы)- как это часто происходит в хардварных командах.
По Dfx позвольте спросить:
— часто вообще сталкиваетесь с неправильной ориентацией компонента и отчего идет ошибка(схема или завод)?
— часто сталкиваетесь с проблемами на уровне футпринта?
Ну и вопрос из области чистого любопытства- много смотрел серверных дизайнов на OCP, очень интересно было сравнить разводку памяти между Xeon и POWER, в том смысле что у последнего все выведено на отдельный контроллер Centaur: правильно ли я понимаю, что в случае POWER разводка более трудоемкая как из-за организации включения так и пинаута камня? У тех же Xeon очень оптимизированный пинаут, и чтобы развести много планок не требуется запредельного числа слоев- так ли это?
Я так и подумал- иначе бы наверное слишком многие могли бы делать такие платы, что конечно же неправда.
Наши «молодые и любознательные» топологи на самом деле на момент начала работы у нас — давали фору 90% топологов на рынке. Мы очень тщательно выбираем людей.
Это собственно и было основой моего вопроса про то, «откуда и как берутся такие люди». Что у них за плечами, что делали и пр.- многие люди с трудом могут развести USB 3.0, не говоря о том чтобы качественно положить пару байтлейнов DDR3 на одном слое для несложной FPGA. А тут практически из огня да, в полымя: очень тяжело верится в то что можно вот так просто получить адекватный результат, дав соответствующую задачу человеку без опыта разводки подобных устройств.
Я просто хочу сказать что знание САПР и каких-то правил — для нас не главный критерий.
Это разумеется понятно- просто хотелось знать Ваши требования к «глубине теории»: даже в пределах РФ встречал людей, которые всерьез желали видеть уверенные навыки расчетов по электродинамике аналитическим методом вручную.
Спасибо, мысль понятна- ну то есть соискателю не предлагается решать на листке уравнения Максвелла на собеседовании?:)
Ответ касаемо рекомендаций вполне ожидаем, но больше имелся в виду этап когда заполняется разрыв между задачами и реальными возможностями человека, того же нового тополога. Наверно маловероятно что новому человеку дают сразу разводить motherboard- здесь и интересно было узнать, как дотягивают человека и за какое время.
По софту вопрос чистого любопытства: мне как PCB Designer-у попросту интересно узнать детали рабочего процесса у людей с подобными задачами и компетенциями, тем более из РФ- что само по себе вызывает приятное удивление.
Спасибо за подробные пояснения. Правильно ли я понимаю- Вы предпочитаете в первую очередь людей, которые имеют хорошую теоретическую подготовку в означенных областях? По поводу сертификации целиком и полностью разделяю Ваше мнение- от себя могу добавить, что на Западе идеологически сложилась любовь к «бумажкам»(не берусь давать этому оценку в стиле «хорошо/плохо», отнюдь), что в определенных случаях привело к уверенности некоторых групп людей(тех же рекрутеров) в том, что «CID» это тоже самое что и «невероятно крутой PCB Designer». К сожалению или к счастью, неоднократно встречал дизайны уверенно доказывающие обратное. С другой стороны, есть немало людей которые по тем или иным причинам не могут или не хотят осилить даже «начальный этап», т.е. design guides или rules of thumb, не говоря уже о специфике. А как Вы сами пришли к подобным задачам/опыту/уровню, если не секрет?
Позвольте еще пару вопросов по платам:
— какому классу по IPC соответствуют платы на фото выше?
— используете ли сторонние CAM редакторы?
— используете ли стороннее ПО для планирования/составления стеков?
Можете ли Вы или Ваши коллеги что-либо порекомендовать в рамках профессионального роста как PCB Designer-а?
Разрешите вопрос по памяти- всегда интересовало следующее: почему так мало используется MCP(Multi-Chip-Package) в таких дизайнах? Я достаточно много видел и сам делал платы с x86 и толстыми FPGA(но не серверы конечно) и такая практика достаточно повсеместна в High-End устройствах. Имеются в виду не MCP коммерческого класса(например для смартфонов, т.е BGA шагом 0.5мм и менее, в т.ч. POP), а «обычные» сборки кристаллов DDR3/4 на BGA с шагом 0.8/1мм, как например у Mercury Systems.
Мне всегда виделась причина в том что у MCP есть чисто технические ограничение на итоговый объем памяти, например для целого ранка, т.е. обычными микросхемами проще набрать нужный объем-однако хотелось бы узнать Ваше мнение на этот счет.
Благодарю за ответ- прежде чем уточнить пару моментов со свой стороны хотел бы отметить, что вопросы выше скорее для обобщенного случая, нежели только для конкретной платы:
1) В общем случае/в принципе Вы используете tabbed routing? А для DDR4 с указанной скоростью это разумеется излишнее.
2) То что плата не моделируется целиком это понятно, просто хотелось полюбопытствовать насколько большие блоки подвергаются моделированию и сколько времени на это требуется.
3) Понятно, ~10 Gbps это конечно не так много да и по Вашим картинкам не видно нигде больших стабов- ответ понятен.
4) А вообще скрипты используете?
5) Имеются в виду, например, вертикально встроенные терминаторы в хайспидах, но ув. Paging уже опередил с комментарием ниже. Касаемо целесообразности применения ответ понятен, но можно ли узнать подробнее об браке?
Что насчет топологов- т.е. Вы грубо говоря не рассчитываете найти человека который сразу бы отвечал всем требованиям, а постепенно его обучаете чтобы вытянуть на нужный уровень? Если не секрет, в чем как правило человек не соответствует по опыту/знаниям?
CID/CID+ это профессиональная сертификация PCB Designer-ов.
Тут видимо я ввел тебя в заблуждение формулировкой- просто привык что классический тромбон, это просто «перевернутый» аккордеон, а свичбэк всегда в 1 «виток» и может уже следовать по траектории проводника с изломами.
Да, разумеется- хотя часто использую там где не получается сохранить минимальную длину 45гр сегментов(т.е. где выходит сильно меньше скажем 1.5х ширины трассы).
Ну тут я не понимаю немного- а откуда именно это значение, 11гр? Про борьбу с влиянием струтуры диэлектрика разумеется знаю из первых рук :), но история именно про полностью произвольные углы, например:
— Xeon to Xeon
— POWER to POWER
Всегда бы места столько было:) Но тут больше интересно улучшение земли, особенно в RF бордах(почти всегда в них использовал), да и в HDI с BGA/WLCSP на краях тоже часто нет возможности убирать края плейнов питания внутрь.
Весьма интересно было бы послушать.
С аккордеоном понятно- его все используют. Switchback, это как бы «однократный тромбон»- с ним очень легко накрутить много длины если большой разбег в матчгруппе, в то же время с ним проще всего облажаться при тюнинге в плотном дизайне.
Арки слайдить конечно сложнее чем прямые- я сам чаще обычно скругляю уже разведенное: это гораздо проще. Примечательно что почти все платы которые смотрел с ОСР были именно с разводкой под произвольным углом- поэтому стало любопытно.
Склоняюсь к мнению что эта технология несколько переоцененная в ряде случаев, но она точно небесполезна, в т.ч. с точки зрения того же ЭМС. Скорее ее «сила» не такая большая как некоторые ожидают(чудо-таблетка).
А используют ли в POWER-based серверах HMC?
Спасибо=) Ну, раз добро получено, хочу поинтересоваться(именно с оглядкой на серверную тематику)- пользуетесь ли и как часто следующими вещами:
— выравнивание паттерном trombone и особенно его разновидностью под названием switchback
— разводка под произвольным углом(не зигзаги), в т.ч. с дугами
— snake routing для бга с выводами в шахматном порядке
— торцевая металлизация плат (особенно жирных, бэкплейны не в счет)
— broadside coupled пары
— differential coplanar пары(связь с окружающей землей на том же слое)
— active/passive line conditioner для отдельных хайспидов
— индуктивности с дополнительным экранированием в питании
— конденсаторы с реверсированным корпусом(электрод по длинной стороне) и 3х выводные
Заодно интересно, какие задачи решаете с помощью Tag-Connect- понятно что дебаг, но что именно отлаживается?
Вообще, как например в случае с RF фронтендами, часто делаю отдельную тестовую плату с целевой разводкой под POL DC/DC- ее прогоняли, а потом ставили в целевую борду: и то, по большей части чтобы проверить футпринт- производители довольно часто допускают ошибки в чертежах на корпус. Но разумеется и в плане чисто электрических тестов это очень сподручно.
Неужели такие платы в герберах отправляете? В смысле, почему не ODB++ и/или другие(новые) форматы?
В серверах много используются всякие powerstage, drmos и т.п. для организации многофазных POL DC/DC, типа SiC645- у вас бывали проблемы с такими корпусами?
С кентавром стало яснее, пинаут у него конечно страшный но мне кажется, что по-настоящему этот момент заиграл бы если сразу распаивались микросхемы на плату, а не сокеты под модули: с зионом(и заодно 10 стратиксами) судя по всему особых проблем быть не должно- смотрю на примерно такие платы
А с кентавром наверное будет пот, даже не могу представить разводку. С ним вообще бывают memory-down дизайны? Почему привел эти картинки: интересно узнать субъективное мнение- в своих платах я воюю за каждый мм, кладу меандры и проводники без «пустых островов»(~99% использование пространства) и когда вижу разводку зиона, и тем более с модулями памяти, то сразу заведую белой завистью. Сложилось впечатление что в случае кентавра, особенно когда он не один на плате, разводка может и не супер сложная, но очень и очень трудоемкая из-за неудачного пинаута- это так?
нужно сразу в золотую рамку. Вообще, вызывает неподдельное уважение тот факт что у Вас происходит именно серьезный технический анализ проблемы, а не бессмысленные и беспощадные гадания(с периодическим заходом в антинаучные гипотезы)- как это часто происходит в хардварных командах.
По Dfx позвольте спросить:
— часто вообще сталкиваетесь с неправильной ориентацией компонента и отчего идет ошибка(схема или завод)?
— часто сталкиваетесь с проблемами на уровне футпринта?
Ну и вопрос из области чистого любопытства- много смотрел серверных дизайнов на OCP, очень интересно было сравнить разводку памяти между Xeon и POWER, в том смысле что у последнего все выведено на отдельный контроллер Centaur: правильно ли я понимаю, что в случае POWER разводка более трудоемкая как из-за организации включения так и пинаута камня? У тех же Xeon очень оптимизированный пинаут, и чтобы развести много планок не требуется запредельного числа слоев- так ли это?
Я так и подумал- иначе бы наверное слишком многие могли бы делать такие платы, что конечно же неправда.
Это собственно и было основой моего вопроса про то, «откуда и как берутся такие люди». Что у них за плечами, что делали и пр.- многие люди с трудом могут развести USB 3.0, не говоря о том чтобы качественно положить пару байтлейнов DDR3 на одном слое для несложной FPGA. А тут практически из огня да, в полымя: очень тяжело верится в то что можно вот так просто получить адекватный результат, дав соответствующую задачу человеку без опыта разводки подобных устройств.
Это разумеется понятно- просто хотелось знать Ваши требования к «глубине теории»: даже в пределах РФ встречал людей, которые всерьез желали видеть уверенные навыки расчетов по электродинамике аналитическим методом вручную.
Ответ касаемо рекомендаций вполне ожидаем, но больше имелся в виду этап когда заполняется разрыв между задачами и реальными возможностями человека, того же нового тополога. Наверно маловероятно что новому человеку дают сразу разводить motherboard- здесь и интересно было узнать, как дотягивают человека и за какое время.
По софту вопрос чистого любопытства: мне как PCB Designer-у попросту интересно узнать детали рабочего процесса у людей с подобными задачами и компетенциями, тем более из РФ- что само по себе вызывает приятное удивление.
Позвольте еще пару вопросов по платам:
— какому классу по IPC соответствуют платы на фото выше?
— используете ли сторонние CAM редакторы?
— используете ли стороннее ПО для планирования/составления стеков?
Можете ли Вы или Ваши коллеги что-либо порекомендовать в рамках профессионального роста как PCB Designer-а?
Мне всегда виделась причина в том что у MCP есть чисто технические ограничение на итоговый объем памяти, например для целого ранка, т.е. обычными микросхемами проще набрать нужный объем-однако хотелось бы узнать Ваше мнение на этот счет.
1) В общем случае/в принципе Вы используете tabbed routing? А для DDR4 с указанной скоростью это разумеется излишнее.
2) То что плата не моделируется целиком это понятно, просто хотелось полюбопытствовать насколько большие блоки подвергаются моделированию и сколько времени на это требуется.
3) Понятно, ~10 Gbps это конечно не так много да и по Вашим картинкам не видно нигде больших стабов- ответ понятен.
4) А вообще скрипты используете?
5) Имеются в виду, например, вертикально встроенные терминаторы в хайспидах, но ув. Paging уже опередил с комментарием ниже. Касаемо целесообразности применения ответ понятен, но можно ли узнать подробнее об браке?
Что насчет топологов- т.е. Вы грубо говоря не рассчитываете найти человека который сразу бы отвечал всем требованиям, а постепенно его обучаете чтобы вытянуть на нужный уровень? Если не секрет, в чем как правило человек не соответствует по опыту/знаниям?
CID/CID+ это профессиональная сертификация PCB Designer-ов.