Спасибо за прекрасный анализ, подкрепленный симуляциями и формулами, мы вынесли из него много полезного и согласны почти со всем что в нем написано
К сожалению, в пределах моего понимания, FDSOI не подходит, т.к. он запирается при закорачивании гейта и базы и если он N-канальный то сильно открывается при подаче положительного напряжения и слабо открывается при подаче отрицательного, полагаю примерно так *шкала логарифмическая:
В логисторной логике рекомендуется использовать двуполярное питание. То есть логистор N типа должен открываться подачей положительного напряжения на gate и отрицательного на base, а закрываться - подачей отрицательного напряжения на gate и положительного на base (а не закорачиванием gate и base).
Двуполярный метод открытия / закрытия позволяет подбирать прифили допинга таким образом, что при нулевом напряжении между gate и base (если они закорочены) логистор пропускает ток. Это значит что Vth не применим в обычном понимании. Соответственно, например при последовательном подключении 10 логисторов не будет падения напряжения (с оговорками), и соответственно возможно подавать выход логисторной логики напрямую на гейт без дополнительных ухищрений. Однако необходимо учитывать ограничение степени параллельности, иначе при слишком длинной цепи из-за большого сопротивления, бонусы логисторной логики могут быть задушены большим временем зарядки управляемого гейта.
Стоит заметить что мы проводили симуляции в comsol для очень мелких тех процессов, предполагая что проблема с туннелированием менее актуальна для двуполярного питания ввиду большего потенциального барьера из-за запирания обратным напряжением. В случае крупных тех процессов может не оказаться таких параметров допинга при которых транзистор окажется достаточно открытым при закорачиввании gate и base. В этом случае понадобятся описанные вами ухищрения
Для оценки оптимальной степени параллельности необходим симулятор с входными параметрами - вольт амперная характеристика и емкость затвора. Я начал писать его и он частично работает прям в броузере https://links4d.com/chip_designer/, Он не сильно сложный, но к сожалению я его не дописал и скорее всего проект будет похоронен. Если вдруг кому-то не лень написать симулятор, то я подробно обьясню что симулятор должен делать. С ним, любой желающий мог бы собирать низкоуровневые схемы и можно было бы даже соревнования устраивать - чья схема быстрее. * на сайте - серые - изоляторы, между изоляторами - гейты. если нажимаете на порт средней кнопкой мыши - это его инвертирует. "+" - подача положительного напряжения, "-" - отрицательного. Если порты называются одинаково - они соединены. Симулятор - под вертикальное и горизонтальное расположение гейтов (grid array, почти не описанный в статье *руки не дошли). Теоретически с помощью такого симулятора (если бы он был дописан) можно проектировать чипы.
В какой-то мере, в некоторых частных случаях, комбинируют логические элементы. Я не вижу причин по которым не перешли полностью на логисторную логику, но это не значит кто их нет.
Может тут объяснение не техническое, а в области психологии, например - "работает - не трогай", или "100% об этом думали и не используют, значит наверняка что-то не так"
А может просто не догадались. Решение очевидное после того как его увидишь
Логисторную логику можно делать и односторонней. Двусторонней ее рекомендуется делать только для увеличения плотности
Эта фраза не простая) Если не знать как устроен CMOS, то логично было бы предположить что NMOS транзисторы в нем открываются (превращаются в проводники) при подаче положительного напряжения на гейт и отрицательного на base, а запираются (превращаются в изоляторы) при подаче отрицательного напряжения на gate и положительного на base, но это не то что происходит.
В однополярном CMOS, NMOS запираются закорачиванием Gate и Base. В запертом состоянии они в идеале не должны пропускать ток, т.к. Если они будут его пропускать, то копмлиментарная и не комплиментарная части CMOS будут коротить. Чем хуже NMOS запирают, тем большие токи будут идти между комплементарной и не комплиментарной частью CMOS, и соответственно тем больше тепла будет выделяться / энергии потребляться. Соответственно необходимо подбирать такие профили допингов при которых обеспечивается достаточно качественное запирание.
Для обеспечения бошьших токов необходимы большие допинги, что при мелких размерах негативно влияет (в сторону увеличения) на проводимость канала при закороченном gate и base (в соответствии с тем что мы видели в comsol)
При использовании двуполярного питания, запирание происходит подачей отрицательного напряжения на gate и положительного на base. Можно в зависимости от техпроцесса и пр. условий подбирать уровни напряжений и профили допингов для обеспечения более оптимальных параметров. Мы увидели существенное улучшение параметров логистора при использовании двуполярного питания. Использование двуполярного питания также требует дополнительного исследования, в том числе в смысле влияния его на туннелирование
Да, мы даже обсуждали такой вариант, вроде он не плох. Больше по нему можно сказать если произвести симуляцию в Comsol или visalTCAD (попробовать дают на месяц, мы не успели собрать в нем симуляцию), а в случае с отдельным конденсатором - в LTspice
Да, только больше/сложнее
График вольт амперной характеристики для транзистора с 5нм feature size, поэтому токи такие "маленькие". Меньше размеры - меньше гейты - меньше емкость гейтов, меньше требуются токи, это компенсирует большее сопротивление
Да, действительно, фишка CMOS - "свежее" напряжение после каждого блока, или высокая шумозащищенность. Существует предел размера схемы который можно "отлогисторить", выше которого шумы станут неприемлемые. Предполагаю этот предел выше размеров схем определяемых оптимальной степенью параллельности, которая оценочно около 4-х. Но это лишь предположение, исследований на эту тему не производилось, так же как и не определена оптимальная степень параллельности. Теоретически такие исследование возможно произвести используя доступный простым смертным cadence virtuoso
Фактически да. Опишем на примере: допустим в логической схеме есть 2 элемента "И" выход первого элемента идет на один из входов второго. Можно пойти стандартным путем и собрать CMOS с 2-мя элементами "И", или можно "скомбинировать" их в 1 элемент "И" с тремя входами. Второй вариант требует меньше транзисторов, имеет меньшее энергопотребление и быстрее. Такой подход иногда используют в частных случаях. Логистронная логика "комбинирует" всю логическую цепь и это не частное а общее решение для любой логической цепи. Добавим к этому двуполярное питание, не обязательную комплиментарную часть и логистроны и будет "полная" логистронная логика. К сожалению это только часть решения которое не дает всей производительности на которую способна логистронная логика. Вторая часть - "ограничение степени параллельности" То-есть не вся схема "комбинируется" а частями и происходить это должно "по умному". Эта часть не описана и даже не придумана.
Что касается отличия логистрона от 4-х пинового транзистора N типа, то у последнего на базе - P+, а у логистрона - N, что мешает течь току между source и base вне зависимости от направления. Простые логические схемы возможно реализовать в логистронной логике без применения логистронов, используя обычные NMOS
И да, надо было назвать их логистронами, но уже поздно)
Возможно предполагается что 8 последовательно подключенных логистора эквиваленты 8 последовательным диодам в смысле падения напряжения - примерно по .6 вольт на каждом, но в данном случае, если на гейты всех логисторов будет подано положительное напряжение то произойдет инвертирование поверхностного слоя, он станет "N", соответственно не будет depletion regions на пути от source первого логистора до drain последнего и не будет связанного с этим падения напряжения, фактически образуется единый проводящий канал с переменным сопротивлением, зависящим от количества и мобильности зарядов канала.
Спасибо за прекрасный анализ, подкрепленный симуляциями и формулами, мы вынесли из него много полезного и согласны почти со всем что в нем написано
К сожалению, в пределах моего понимания, FDSOI не подходит, т.к. он запирается при закорачивании гейта и базы и если он N-канальный то сильно открывается при подаче положительного напряжения и слабо открывается при подаче отрицательного, полагаю примерно так *шкала логарифмическая:
В логисторной логике рекомендуется использовать двуполярное питание. То есть логистор N типа должен открываться подачей положительного напряжения на gate и отрицательного на base, а закрываться - подачей отрицательного напряжения на gate и положительного на base (а не закорачиванием gate и base).
Двуполярный метод открытия / закрытия позволяет подбирать прифили допинга таким образом, что при нулевом напряжении между gate и base (если они закорочены) логистор пропускает ток. Это значит что Vth не применим в обычном понимании. Соответственно, например при последовательном подключении 10 логисторов не будет падения напряжения (с оговорками), и соответственно возможно подавать выход логисторной логики напрямую на гейт без дополнительных ухищрений. Однако необходимо учитывать ограничение степени параллельности, иначе при слишком длинной цепи из-за большого сопротивления, бонусы логисторной логики могут быть задушены большим временем зарядки управляемого гейта.
Стоит заметить что мы проводили симуляции в comsol для очень мелких тех процессов, предполагая что проблема с туннелированием менее актуальна для двуполярного питания ввиду большего потенциального барьера из-за запирания обратным напряжением. В случае крупных тех процессов может не оказаться таких параметров допинга при которых транзистор окажется достаточно открытым при закорачиввании gate и base. В этом случае понадобятся описанные вами ухищрения
Для оценки оптимальной степени параллельности необходим симулятор с входными параметрами - вольт амперная характеристика и емкость затвора. Я начал писать его и он частично работает прям в броузере https://links4d.com/chip_designer/, Он не сильно сложный, но к сожалению я его не дописал и скорее всего проект будет похоронен. Если вдруг кому-то не лень написать симулятор, то я подробно обьясню что симулятор должен делать. С ним, любой желающий мог бы собирать низкоуровневые схемы и можно было бы даже соревнования устраивать - чья схема быстрее. * на сайте - серые - изоляторы, между изоляторами - гейты. если нажимаете на порт средней кнопкой мыши - это его инвертирует. "+" - подача положительного напряжения, "-" - отрицательного. Если порты называются одинаково - они соединены. Симулятор - под вертикальное и горизонтальное расположение гейтов (grid array, почти не описанный в статье *руки не дошли). Теоретически с помощью такого симулятора (если бы он был дописан) можно проектировать чипы.
ps. sorry за столь не быстрый ответ)
pps. Теперь есть статья и на английском языке с интерактивными симуляциями: https://schoolscience.org/
Да, так.
В какой-то мере, в некоторых частных случаях, комбинируют логические элементы. Я не вижу причин по которым не перешли полностью на логисторную логику, но это не значит кто их нет.
Может тут объяснение не техническое, а в области психологии, например - "работает - не трогай", или "100% об этом думали и не используют, значит наверняка что-то не так"
А может просто не догадались. Решение очевидное после того как его увидишь
Логисторную логику можно делать и односторонней. Двусторонней ее рекомендуется делать только для увеличения плотности
Эта фраза не простая) Если не знать как устроен CMOS, то логично было бы предположить что NMOS транзисторы в нем открываются (превращаются в проводники) при подаче положительного напряжения на гейт и отрицательного на base, а запираются (превращаются в изоляторы) при подаче отрицательного напряжения на gate и положительного на base, но это не то что происходит.
В однополярном CMOS, NMOS запираются закорачиванием Gate и Base. В запертом состоянии они в идеале не должны пропускать ток, т.к. Если они будут его пропускать, то копмлиментарная и не комплиментарная части CMOS будут коротить. Чем хуже NMOS запирают, тем большие токи будут идти между комплементарной и не комплиментарной частью CMOS, и соответственно тем больше тепла будет выделяться / энергии потребляться. Соответственно необходимо подбирать такие профили допингов при которых обеспечивается достаточно качественное запирание.
Для обеспечения бошьших токов необходимы большие допинги, что при мелких размерах негативно влияет (в сторону увеличения) на проводимость канала при закороченном gate и base (в соответствии с тем что мы видели в comsol)
При использовании двуполярного питания, запирание происходит подачей отрицательного напряжения на gate и положительного на base. Можно в зависимости от техпроцесса и пр. условий подбирать уровни напряжений и профили допингов для обеспечения более оптимальных параметров. Мы увидели существенное улучшение параметров логистора при использовании двуполярного питания. Использование двуполярного питания также требует дополнительного исследования, в том числе в смысле влияния его на туннелирование
Да, мы даже обсуждали такой вариант, вроде он не плох. Больше по нему можно сказать если произвести симуляцию в Comsol или visalTCAD (попробовать дают на месяц, мы не успели собрать в нем симуляцию), а в случае с отдельным конденсатором - в LTspice
Да, только больше/сложнее
График вольт амперной характеристики для транзистора с 5нм feature size, поэтому токи такие "маленькие". Меньше размеры - меньше гейты - меньше емкость гейтов, меньше требуются токи, это компенсирует большее сопротивление
Да, действительно, фишка CMOS - "свежее" напряжение после каждого блока, или высокая шумозащищенность. Существует предел размера схемы который можно "отлогисторить", выше которого шумы станут неприемлемые. Предполагаю этот предел выше размеров схем определяемых оптимальной степенью параллельности, которая оценочно около 4-х. Но это лишь предположение, исследований на эту тему не производилось, так же как и не определена оптимальная степень параллельности. Теоретически такие исследование возможно произвести используя доступный простым смертным cadence virtuoso
Частотные исследования не производились
Логистрон наиболее похож на NMOS. Единственное отличие в случае NLOG (логистрона N типа) - контакт идущий к базе идет не через P+, а через N или N+
Фактически да. Опишем на примере: допустим в логической схеме есть 2 элемента "И" выход первого элемента идет на один из входов второго. Можно пойти стандартным путем и собрать CMOS с 2-мя элементами "И", или можно "скомбинировать" их в 1 элемент "И" с тремя входами. Второй вариант требует меньше транзисторов, имеет меньшее энергопотребление и быстрее. Такой подход иногда используют в частных случаях. Логистронная логика "комбинирует" всю логическую цепь и это не частное а общее решение для любой логической цепи. Добавим к этому двуполярное питание, не обязательную комплиментарную часть и логистроны и будет "полная" логистронная логика. К сожалению это только часть решения которое не дает всей производительности на которую способна логистронная логика. Вторая часть - "ограничение степени параллельности" То-есть не вся схема "комбинируется" а частями и происходить это должно "по умному". Эта часть не описана и даже не придумана.
Что касается отличия логистрона от 4-х пинового транзистора N типа, то у последнего на базе - P+, а у логистрона - N, что мешает течь току между source и base вне зависимости от направления. Простые логические схемы возможно реализовать в логистронной логике без применения логистронов, используя обычные NMOS
И да, надо было назвать их логистронами, но уже поздно)
Возможно предполагается что 8 последовательно подключенных логистора эквиваленты 8 последовательным диодам в смысле падения напряжения - примерно по .6 вольт на каждом, но в данном случае, если на гейты всех логисторов будет подано положительное напряжение то произойдет инвертирование поверхностного слоя, он станет "N", соответственно не будет depletion regions на пути от source первого логистора до drain последнего и не будет связанного с этим падения напряжения, фактически образуется единый проводящий канал с переменным сопротивлением, зависящим от количества и мобильности зарядов канала.
Расскажите про логисторную логику простыми словами