Российские и украинские команды взяли верх над европейцами на европейском финале интеловского конкурса InnovateFPGA

Спасибо! Да мы ездили =)

Российские и украинские команды взяли верх над европейцами на европейском финале интеловского конкурса InnovateFPGA

Спасибо что оценили нашу работу и разобрались в ней =) Мы если честно не ожидали, что зайдем так далеко.

Да, я под «повышением качества передачи цветов» имел в виду именно HDR

Цвета это сейчас больная тема, там еще есть над чем работать. Мы реализовали тональную коррекцию, но фронт работ еще большой.

Я в ГУАП знаю профессора Юрия Шейнина. Вы с ним работали?

Я из ЛЭТИ, из ГУАПа мой напарник.
По ЛЭТИ могу сказать, что в мир цифровых устройств меня привели Новосельцева Татьяна Яковлевна и Пухальский Геннадий Иванович.

Российские и украинские команды взяли верх над европейцами на европейском финале интеловского конкурса InnovateFPGA

которые, как показывает гугление, связаны с питерским ЛЭТИ.

и ГУАП =)

Первый российский проект, которые получил на европейском финале InnovateFPGA золото, использует ПЛИС для повышения качества передачи цветов на видео.

Не совсем так. Как раз таки цвета сейчас не фонтан и мы работаем над этим =) Совмещая кадры с разной экспозицией мы получаем возможность различать детали в самых ярких и самых темных областях кадра, например при контровом свете. При съемки без использования HDR, будет или очень яркое или очень темное пятно.

Заодно разработчики исправляют параллакс

Параллакс мы исправляем потому что без этого изображение двоится и на экран смотреть физически больно =) А заодно мы добавили: фильтры на основе матрицы свертки (размытие, повышение четкости, выделении границ, и т.д.), гамма коррекцию, построение гистограммы, для каждого цветового канала или яркости, в реальном времени =)

Российские и украинские команды взяли верх над европейцами на европейском финале интеловского конкурса InnovateFPGA

Des333, ishevchuk cпасибо за поздравления =) С хабра все и началось, истоки вот они habr.com/post/283488 =)

Отладочная плата ПЛИС — Франкенштейн. Контроллер елочных гирлянд

Раз уж пошла такая пьянка, то пусть тема будет совсем завершена =) Прикрепляю картинки из мануалов Альтеры и Ксайлинкса

Отладочная плата ПЛИС — Франкенштейн. Контроллер елочных гирлянд

Хм… Я был уверен что это

общесхемный асинхронный ресет триггеров заводят на неё (правда после кнопки конечно нужно будет поставить триггер, подзащелкивающий этот ресет, чтобы он случайно не попал на фронт клока).

подразумевает, как минимум два триггера. Если один, то это не самая хорошая идея, в сети и в частотности на этом ресурсе по метастабильности много информации и даже есть выкладки с вероятностью попасть в такое состояние и для одного триггера она не такая уж и маленькая.

Ну типа вот в моем случае, с подачей ресета на D вход, может сложиться такая ситуация, что ты зажал кнопку слишком близко к фронту частоты, и на выходе, на ближайший такт, получил ни рыбу ни мясо. В итоге часть триггеров у тебя асинхронно сбросится на этом такте, а часть только на следующем, когда метастабильность пропадет. Навскидку не могу придумать ситуации когда это окажется критичным.

Это для когда мы зажали кнопку, а что будет когда мы ее отпустили? ;-) Часть схемы стартовала, а часть еще в reset и привет…
Так что думаю производители рекомендуют такой способ из других соображений.

Отладочная плата ПЛИС — Франкенштейн. Контроллер елочных гирлянд

Не могу сказать, что мне не понравилось, просто разница есть. Как я понял вы подаете асинхронный сброс на D вход триггера, а я описал примерно тоже но с входом асинхронного сброса. Такой способ есть в рекомендациях производителей FPGA=)

Отладочная плата ПЛИС — Франкенштейн. Контроллер елочных гирлянд

P.S: Почему именно асинхронный ресет? Потому что он уже есть в триггерах, и не придется городить лишнюю логику, тем самым отжирая ресурсы и ухудшая быстродействие.

Что-бы этого избежать надо загнать асинхронный сброс в нужный клоковый домен. Для этого сделать цепочку из двух триггеров, на вход первого повесить единицу, а асинхронный сброс подавать на вход асинхронного сброса этих двух триггеров. А вот всю остальную схему сбрасывать подавая выход «синхронизатора» на асинхронный вход остальных триггеров. Так получается что и волки сыты и овцы целы триггеры выставятся в начальное состояние одновременно, по фронту клока. То есть сохранятся все плюсы синхронного сброса, но при этом без лишней логики о которой вы говорите.

Выведение изображения с камеры OV7670 на VGA монитор с использованием FPGA

Попробовать можно, но портировать в чистом виде точно не выйдет. В CPLD нет PLL, значит придется ставить внешние генераторы и нет on-chip memory, значит надо будет организовывать все FIFO на триггерах.

Выведение изображения с камеры OV7670 на VGA монитор с использованием FPGA

Не совсем понял вопрос, о каком регистре речь?
Биты старался не путать.
Вот так они приходят с камеры

Вот так я отправляю их в VGA

	begin
		r	<= q[11: 8];
		g	<= q[ 7: 4];
		b	<= q[ 3: 0];
	end

Выведение изображения с камеры OV7670 на VGA монитор с использованием FPGA

В qsf закрался абсолютный путь, попробуйте просто удалить эту строку. Архив на Я.Диск я обновлю.