Разработка параметризируемого модуля CORDIC-алгоритма на System Verilog

[TimurZhoraev]

Алгоритм довольно известный однако можно ли (навскидку):
- использовать комбинацию с рядом Тейлора, которым иногда считают синус в качестве начального условия
- симметрию по двоичным операциям, может даже как-то корректировать таблицу в процессе вычислений
- доуточнение с двоично-адаптированным методом наподобие Ньютона-Рафсона особенно для квадратного корня
- вычисление по фронту нарастания/спада одновременно - некий конвейер с разделением по фазе такта
- микроконвейер на счётчиках и компараторах
- железобетонная оптимизация вручную исходя из тех LUT/макроячеек которые имеются для заданной ПЛИС-ины с учётом их свойств и разрядности
- оптимизация по знаку - прямой, дополнительный и обратный код - может что-то будет более оптимальным, включая кратное "заимствование" знака с запоминанием в триггерах, этакий стек переносов

[mozg37]

Вроде многовато ресурсов. 12бит вход/16бит выход в районе 1200..1300lut. 240МГц на gw5a