SoC Design Challenge — это ежегодный хакатон по проектированию систем на кристалле и микропроцессоров RISC-V, который проводят YADRO совместно с МИЭТ. Здесь студенты могут решать реальные задачи из пула разработки цифровых и аналоговых схем: от топологии до верификации. Три дня напряженной работы, инженерные задачи, битва за звание лучших и дополнительные баллы для поступления в магистратуру. Подробные условия — по ссылке.
Кого мы ждем
В 2025 году хакатон ориентирован исключительно на студентов очной формы обучения: специалитет, бакалавриат, магистратура.
Можно прийти со своей командой из 2-3 человек или зарегистрироваться самостоятельно — в этом случае организаторы подберут вам команду.
После тестирования участники будут разделены на две группы:
BASIC — для новичков и студентов, набравших меньше баллов,
BASIC+ — для тех, кто показал лучшие результаты.
Хакатон пройдет с 18 по 20 апреля в МИЭТ в Зеленограде. Участвовать могут не только студенты НИУ МИЭТ — раньше к ним присоединялись студенты МИЭМ НИУ ВШЭ, МГТУ им. Баумана, Университета Иннополис, СПбПУ, РТУ МИРЭА и других вузов.
Учитывайте, что хакатон проходит только офлайн — у вас должна быть возможность быть в Зеленограде все три дня соревнований. Компания YADRO организует проезд и проживание для участников из России и Беларуси.
Регистрация
Зарегистрироваться можно до 18 марта. 21 марта мы вышлем ссылку на тест всем, кто отправил заявку на хакатон и прошел формальный отбор. Пройти тест можно до 23 марта 23:59, а результаты будут на вашей почте до 4 апреля.
Треки и задачи хакатона
Как и любой хакатон, SoC Design Challenge подразумевает решение интересных и сложных задач за ограниченное время. Вас ждут задачи по четырем трекам, которые представляют направления в проектировании микросхем.
Топологическое проектирование
Представьте себе город будущего, где каждый дом, улица и перекресток спроектированы так, чтобы все работало идеально: движение без пробок, энергия расходуется минимально, а каждый сантиметр пространства используется с умом. Теперь замените дома на транзисторы, дороги — на соединения, а город — на кристалл микросхемы. Именно так создается топология чипа.
Топологическое проектирование — процесс, где важно найти баланс между производительностью, энергопотреблением и размерами чипа. Как разместить миллионы, а порой и миллиарды транзисторов так, чтобы они работали быстро, не перегревались и не занимали лишнее место?
Современный подход к проектированию ASIC невозможен без цифрового маршрута разработки, где вместо отдельных транзисторов используются библиотеки стандартных ячеек, состоящих из логических вентилей. Инженер по топологическому проектированию (Backend ASIC Engineer) решает задачи, создавая оптимальную архитектуру будущих микросхем.
В 2023 году на топологическом треке задание состояло в разработке схемы и топологии счетчика до 23. Необходимо было промоделировать счетчик с экстракцией и получить наименьшие задержки (максимальную тактовую частоту) и наименьшую площадь, занимаемую счетчиком на кристалле.
UVM-верификация
В разработке сложных чипов недостаточно просто создать дизайн — нужно убедиться, что он работает корректно и без ошибок. Именно для этого используется UVM (Universal Verification Methodology) — один из мощных и гибких подходов к верификации цифровых схем.
UVM построен на принципах переиспользования и масштабируемости, это делает его эффективным как для небольших IP-блоков, так и для сложных систем на кристалле (СнК). Благодаря объектно-ориентированному подходу и возможностям рандомизированного тестирования в SystemVerilog, этот метод позволяет находить даже самые скрытые ошибки.
На треке по функциональной верификации студентам не предлагают разрабатывать верификационное окружение с нуля. Им предстоит разобраться с уже готовым кодом — достаточно простым, чтобы быстро понять, как он работает, но достаточно сложным, с разнообразными ошибками, которые нужно найти.
Системная верификация СнК
Разработка современных систем на кристалле (СнК) — процесс, требующий детальной проверки на самых ранних этапах. Инженерам нужно быть уверенными, что будущий чип справится со всеми задачами еще до отправки на фабрику.
Например, специалисты проверяют корректность первоначальной загрузки всех подсистем, соответствие заявленным показателям производительности и энергоэффективности. Если что-то пойдет не так, исправить ошибки после производства будет очень дорого.
Для этого инженеры создают тестовые сценарии на низкоуровневых языках программирования и прогоняют их через симуляторы, анализируя поведение чипа в реальных условиях. Такой подход помогает выявлять потенциальные проблемы и гарантировать, что система будет работать так, как задумано.
RTL-проектирование
Любая современная система на кристалле (SoC) — это конструктор, состоящий из вычислительных ядер, кэшей, периферии и интерконнекта. Чтобы все эти элементы превратились в работающий чип понадобится RTL-проектирование (Register Transfer Level) — основа логического дизайна цифровых схем.
На более низком уровне SoC состоит из множества компонентов: очередей, конвейеров, буферов и памяти. Все они представляют собой наборы регистров, которые тактируются единым синхросигналом и соединены комбинационной логикой.
На хакатоне 2023 года участникам дали готовый проект с процессором на архитектуре RISC-V и четырехстадийным конвейером — работоспособный, но с точки зрения целевых характеристик он был намеренно неоптимально спроектирован. Участникам нужно было повысить производительность конвейерного процессора.
Награды для участников
В SoC Design Challenge участники прокачают свои навыки и получат полезные призы. Лучшие команды смогут выиграть оборудование для работы с FPGA и RISC-V и не только. Что ждет участников:
Уровень BASIC
Платы FPGA и RISC-V.
Полезный инженерный мерч от YADRO.
Уровень BASIC+
Для победителей: планшет KVADRA_T с чехлом и клавиатурой.
Платы FPGA и RISC-V.
Полезный инженерный мерч от YADRO.
Стажировка в компании YADRO по программе «Импульс» и дополнительные баллы при поступлении в магистратуру МИЭТ.
Регистрация открыта до 18 марта — подавайте заявку и станьте частью хакатона!
