Проектирование FPU блока, работающего на частоте 7 ГГц

[checkpoint]

С чего Вы взяли, что Ваш дизайн работает на частоте 7ГГц ? Вы изготовили чип и проверили ? На каком техпроцессе ? Тестировалось ли на ПЛИС и на каких ? Какой получилась Fmax ?

[zebulon_stumpf]

Более того на правильном железе этот проект будет работать и на 30 ГГц :)

[SIISII]

Да можно было написать, что работает, например, на 777 ЭГц...

[checkpoint]

Тонко!

[alcotel]

Ну низнаааю) Я вот проект собрал, запустил, и на 18 тактов симуляции ушло 14 мс. Стало быть, частота всего 1286 Гц. Почти на 7 порядков медленнее. И тут обман?

[Dfn0012]

Какие вопросы есть? Задавайте! Постараемся сделать в работе над ошибками. Я сам в курсе, что тестов мало. Нужно больше

[alcotel]

Тестов в симуляторе-то можно было провести и побольше. Особенно на крайних значениях и специальных FP-числах. Благо, референсная реализация работы с FP в каждом ПК есть.

Ну и самый главный и не очень сложный тест - собственно, синтезировать логику на любой простой FPGA. Получить максимальную тактовую частоту. По ней уже прикинуть, что будет на реальном полупроводниковом тех.процессе. Особенно показательным будет синтез на FPGA, которая аппаратно не поддерживает умножение.

[Dfn0012]

Сможем в виде синтеза сделать

[malishich]

Не будет это работать на такой частоте, просто потому что во-первых, макс частота блока будет определятся самым медленным логическим блоком в сумме с задержкой межсоединений и триггерами синхронизации.

[Dfn0012]

знаю! Поэтому я буду потихоньку блоки проектировать и когда полностью ядро соберем. Там и посмотрим

[WASD1]

А что за проект?
Просто вся архитектура крайне странно выглядит, навскидку что бросается в глаза прямо в тексте:

Бранч предикшн без renaming (+ спекулятивное исполнение) \ ROB \ Scoreboard (извините а это точно не префетч)?
7ГГЦ (но зачем Карл? Сейчас best practices - параллельность по потокам данных для HPC \ ML)?