Comments 21
Интересно, если (когда?) перейдут порог в 1 нанометр, будут приучать людей к пикометрам или продолжать уже в долях нм маркировать?
Скорее всего предел в 1 нм не перейдут, там уже физические ограничения сработают.
Даже сейчас техпроцесс ниже 7 нм под вопросом.
Даже сейчас техпроцесс ниже 7 нм под вопросом.
Я просто процитирую публикацию Ленты.ру на тему этой новости:
«Интересно, что анонс IBM случился сразу после пика многочисленных публикаций, авторы которых заявляли о прекращении действия закона [Мура].»
Конечно, возможно, что «ну теперь-то уж точно никак». Возможно, в очередной раз получиться извернуться.
«Интересно, что анонс IBM случился сразу после пика многочисленных публикаций, авторы которых заявляли о прекращении действия закона [Мура].»
Конечно, возможно, что «ну теперь-то уж точно никак». Возможно, в очередной раз получиться извернуться.
«количество транзисторов, размещаемых на кристалле интегральной схемы, удваивается каждые 24 месяца»
Делать кристаллы в 2 раза шире?
Мне кажется, что из-за этих изворотов могут получиться процессоры, которые портятся через несколько лет.
tsya.ru
Да, «извернуться» как раз и подразумевает какой-нибудь финт ушами.
Упёрлись в один барьер — начнём наращивать другие характеристики.
Упёрлись в один барьер — начнём наращивать другие характеристики.
Транзистор на 100ГГц != процессор на 100ГГц. Но потенциал в этом направлении, безусловно, есть. Особенно в области 3D стекинга.
(конденсаторов там особо нет, а вот емкостей много — паразитные у транзисторов и линий, входные у транзисторов,подключенных к выводам элементов — 1998)
Изначально масштабирование было сформулировано как Dennard Scaling (1974). Свежий обзор Mark Bohr, A 30 Year Retrospective on Dennard's MOSFET Scaling Paper (2007) doi:10.1109/N-SSC.2007.4785534
Некоторые из этих параметров перестали масштабироваться ("Another key assumption in Dennard’s scaling law was the ability to scale gate oxide thickness. Gate oxide scaling has been a key contributor to scaling improvements over the past 30 years, but this trend is also slowing due to leakage constraints"; с 90 на 65 нм толщина оксида не изменилась), другие, например, длина затвора, масштабировались в 2000-х быстрее ("starting with the 0.35 mm generation, gate lengths have been scaling faster than 0.7x per generation to realize performance advantages, even though gate pitch has been scaling at the normal rate. This has been a key factor in microprocessors achieving >3 GHz operating frequencies sooner than most experts thought possible even 10 years ago."), но сейчас тоже замедлились.
Реальность несколько сложнее, см стр 2 www.eet.bme.hu/~mizsei/Nanoelektronika/roadmap22nm.pdf — H. Iwai, Roadmap for 22 nm and beyond / Microelectron. Eng. (2009), doi:10.1016/j.mee.2009.03.129
Table 1 Ideal down-scaling scheme
Видно, что прогресс с 1970 по 2000 года не оправдал надежд на уменьшение напряжений, однако выросли площади чипов, частоты и значительно выросло энергопотребление чипов. Дальнейшее масштабирование пойдет уже не по Деннарду, классический кремний даже с FinFET кончится уже к ~2020.
В частности IBM демонстрировала «Si-nanowire FET and alternative channel (such as GaAs and Ge) FET» 2015-06-09, IBM Demos III-V on Silicon 2015-06-18 IBM Demos III-V FinFETs on Silicon. Даже в этом чипе с демонстрационными фрагментами по «7нм» — silicon-germanium channels (IBM Leapfrogs Intel to 7nm. EUV FinFETs Use Germanium Channel):
Изначально масштабирование было сформулировано как Dennard Scaling (1974). Свежий обзор Mark Bohr, A 30 Year Retrospective on Dennard's MOSFET Scaling Paper (2007) doi:10.1109/N-SSC.2007.4785534
Device or Circuit Parameter; Scaling Factor
Device dimension t_ox, L, W; 1/k
Doping concentration N_a; k
Voltage V; 1/k
Current I; 1/k
Capacitance eA/t; 1/k
Delay time per circuit VC/I; 1/k
Power dissipation per circuit VI; 1/(k^2)
Power density VI/A; 1
Table I: Scaling Results for Circuit Performance (from Dennard)
Некоторые из этих параметров перестали масштабироваться ("Another key assumption in Dennard’s scaling law was the ability to scale gate oxide thickness. Gate oxide scaling has been a key contributor to scaling improvements over the past 30 years, but this trend is also slowing due to leakage constraints"; с 90 на 65 нм толщина оксида не изменилась), другие, например, длина затвора, масштабировались в 2000-х быстрее ("starting with the 0.35 mm generation, gate lengths have been scaling faster than 0.7x per generation to realize performance advantages, even though gate pitch has been scaling at the normal rate. This has been a key factor in microprocessors achieving >3 GHz operating frequencies sooner than most experts thought possible even 10 years ago."), но сейчас тоже замедлились.
Реальность несколько сложнее, см стр 2 www.eet.bme.hu/~mizsei/Nanoelektronika/roadmap22nm.pdf — H. Iwai, Roadmap for 22 nm and beyond / Microelectron. Eng. (2009), doi:10.1016/j.mee.2009.03.129
Table 1 Ideal down-scaling scheme
Видно, что прогресс с 1970 по 2000 года не оправдал надежд на уменьшение напряжений, однако выросли площади чипов, частоты и значительно выросло энергопотребление чипов. Дальнейшее масштабирование пойдет уже не по Деннарду, классический кремний даже с FinFET кончится уже к ~2020.
В частности IBM демонстрировала «Si-nanowire FET and alternative channel (such as GaAs and Ge) FET» 2015-06-09, IBM Demos III-V on Silicon 2015-06-18 IBM Demos III-V FinFETs on Silicon. Даже в этом чипе с демонстрационными фрагментами по «7нм» — silicon-germanium channels (IBM Leapfrogs Intel to 7nm. EUV FinFETs Use Germanium Channel):
The three major breakthroughs made by IBM to produce its test chip is the perfection of EUV lithography, the successful deposition of strained silicon-germanium transistor channels on bulk silicon wafers, and its optimization of middle-of-the-line and back-end-of-line processing for minimization of parasitic capacitance, thereby making its process manufacturable by merely transferring it to a 7-nanometer fab (which will cost GlobalFoundries and Samsung upwards of $6-to-10 billion each to build).
Для достижения 7нм техпроцесса планируется применять новую литографию — EUV (ruwiki) — IBM announces 7nm breakthrough, builds first test chips on new process with EUV (ExtremeTech)
Получение тестовых структур 7 нм с EUV — это значительное достижение, однако это еще не готовый техпроцесс. Доведение процесса до массового производства ожидается после 2018-2019:
Получение тестовых структур 7 нм с EUV — это значительное достижение, однако это еще не готовый техпроцесс. Доведение процесса до массового производства ожидается после 2018-2019:
...we don’t expect shipping hardware to use 7nm until 2018 or 2019.
Right now, IBM’s top-end chips are based on the POWER8 architecture and fabbed at the 22nm node. POWER9 is expected to debut in several supercomputers by 2017, which implies those chips will be built on either 14nm or 10nm technology. If IBM follows its typical arc, it’ll introduce the POWER8+ on 14nm and then follow up with POWER9 on 10nm. 7nm would be reserved for either POWER9+ or POWER10.
It’s impressive that IBM has managed to yield some test silicon, particularly test silicon that combines EUV, SiGe, and a 30nm fin pitch, but this isn’t the same as a launch announcement. A great deal of work remains to be done on some very difficult areas, like EUV, before silicon based on 7nm technology is ready to roll.
Забавно что переход на EUV предполагался еще лет 10 назад, считалось что нормы меньше ~100 нм без него вообще промышленно освоить невозможно.
Однако разными обходными путями и «костылями» дотянули классическую литографию уже аж до 14 нм(и вполне вероятно натянут и на 10нм). При этом в ней используется свет с длиной волны ИМНИП 130 нм — который благодаря множеству ухищрений формулирует элементы с размерами уже на порядок меньше собственной длины волны.
Однако разными обходными путями и «костылями» дотянули классическую литографию уже аж до 14 нм(и вполне вероятно натянут и на 10нм). При этом в ней используется свет с длиной волны ИМНИП 130 нм — который благодаря множеству ухищрений формулирует элементы с размерами уже на порядок меньше собственной длины волны.
> свет с длиной волны
193 нм, Эксимерный лазер ArF
Литографы на 193 нм обеспечивают разрешение для параллельных линий на расстояниях друг от друга порядка 40 нм (ASML Twinscan NXT Technical Specifications: Resolution: ≤ 38 nm; NXE — это уже EUL). Более тонкие структуры делают с помощью очень сложных и дорогих ухищрений (в частности, могут использоваться 2, 3 или более масок для формирования рисунка одного слоя, который ранее формировался с одного шаблона). Некоторые из них перечислены в ru.wikipedia.org/wiki/Фотолитография:
14 нм — это условное название техпроцесса, полученное умножением предыдущего названия на 0.7 (в два раза больше транзисторов на единицу площади). Линейные размеры элементов в Intel 14 нм…
* www.intel.com/content/dam/www/public/us/en/documents/pdf/foundry/mark-bohr-2014-idf-presentation.pdf — презентация
* www.anandtech.com/show/8367/intels-14nm-technology-in-detail — статья о презентации
Ширина Fin (FinFET) — 8 нм, расстояние между Fin — 42 нм, расстояние между затворами — 52 нм (в «22 нм» было 60, 90, 80 нм соответственно). Размер ячейки SRAM в «22 нм» — 0.108 мкм^2; в «14 нм» — 0.059 мкм^2 (проверено ChipWorks)
Используется иммерсионная литография (1.35 NA, больше уже не будет) с «self-aligned double patterning (SADP)» (Pitch halving; Self-aligned spacer? иллюстрации). Воздушные зазоры на 2 слоях металла (80 и 160 нм). Всего 13 слоев медных соединений, 8 с Low-k диэлектриком. — semiengineering.com/ibm-intel-and-tsmc-roll-out-finfets
Есть три интересные лекции в курсе EE292L (Stanford, youtube) от Sam Sivakumar — Intel Senior Fellow, Technology and Manufacturing Group, Director, Lithography — «Sam Sivakumar of Intel talks about Lithography and Patterning», октябрь 2012 (30, 20 и 20 минут)
www.youtube.com/watch?v=_bhEDQzNQ-c
www.youtube.com/watch?v=WHZ3gIvsX_0
www.youtube.com/watch?v=sR1T853Dh-g
Он немного рассказывает про историю. В частности, у него указано что Intel на 32 и 22 нм использовал иммерсионную литографию (part 1 9:20). С 45 нм схемы собираются из наборов линий (part 1 17:30; 18:30; 19:03) — «Uni-directional features, Uniform gate dimension, Gridded layout». С 19:20 рассказывает как рисуют линии и затем разрезают их (Grating and Cut). В 21:50 предположение, что для 10 нм в случае неготовности EUV литографии для массового производства, будет использоваться Pitch Quartering (его презентация 2013 г с полным графиком — «0.93NA ArF, 1.35NA ArF, 1.35NA ArF Pitch Halving (PH), EUV, 1.35NA ArF Pitch Quartering (PQ)»), либо печать решетки на ArF и ее нарезание на EUV или на нескольких проходах ArF. Печать решетки — Pitch Halving — Double Patterning Pitch Division (DPPD: LFLE, 2 маски; дороже в производстве) — part 1 с 22:10; c 23:00 — Spacer based pitch division (SBPD, более популярный в производстве; 1 маска и дополнительные этапы не на литографе). SBPD — 26:22. Spacer based Pitch Quartering — 26:58. Part 2 2:12 — про разрезы в решетке. 3:14 — пример, если наибольшее разрешение требуется на 6 слоях металла (хм, а каждый метал требует еще и слоя via), затворах, и диффузии — и каждый потребовал бы 4-5 ArF масок (1 для решетки и 3-4 для разрезов), это было бы слишком дорого. Part 2 8:42 — EUV для создания разрезов и контактов (via) — потребует для себя одной маски (еще одна для печати решетки, т.к. решетки неудобно печатать на EUV). 9:47 — перспективы EUV. 10:20 — общее описание EUV установки (мощные CO2 лазеры, взрывающие микрокапли олова, зеркала для 13,5 нм, в том числе скользящего отражения, рефлективные бездефектные маски, проекционная оптика с достаточной апертурой, резисты) и проблем (в частности, недостаточная мощность 13,5 нм излучателей). 16:15 — требуется 250 ватт на 13,5 для экспонирования примерно 100 пластин в час, а ранние источники выдавали лишь 10 ватт (еще у них ужасно низкий КПД, у ArF-лазеров в свет уходит 100 Вт — около 0.3 — 1% от потребленного электричества; по оценкам asml 2013 у EUV 3-3.3% эффективность преобразования излучения от CO2 лазера в 13.5 нм, сейчас для 80-250 Вт источников используется 25-50 кВт луч CO2, кпд CO2 лазера — оценивается в 10-20%).
Часть 3 — про перспективные технологии литографии, в частности — Massively Parallel E-beam direct write (MP EBDW; Mapper Lithography, KLA Tecnor), Directed Self Assembly. Также прогнозы о том что и как будет комбинироваться для последующих техпроцессов.
193 нм, Эксимерный лазер ArF
Литографы на 193 нм обеспечивают разрешение для параллельных линий на расстояниях друг от друга порядка 40 нм (ASML Twinscan NXT Technical Specifications: Resolution: ≤ 38 nm; NXE — это уже EUL). Более тонкие структуры делают с помощью очень сложных и дорогих ухищрений (в частности, могут использоваться 2, 3 или более масок для формирования рисунка одного слоя, который ранее формировался с одного шаблона). Некоторые из них перечислены в ru.wikipedia.org/wiki/Фотолитография:
Существуют технологии, позволяющие уменьшить искажения и изготовить микросхемы с меньшими проектными нормами:
* Optical proximity correction (Коррекция эффекта оптической близости)
* Off-axis illumination (Применение вне-осевого освещения)
* Фазосдвигающие маски (PCM)
* Иммерсионная литография
* Двойное формирование рисунка (LELE, LFLE[1])
* Двойное формирование рисунка со спейсерами (spacer double patterning, SBPD[1])
14 нм — это условное название техпроцесса, полученное умножением предыдущего названия на 0.7 (в два раза больше транзисторов на единицу площади). Линейные размеры элементов в Intel 14 нм…
* www.intel.com/content/dam/www/public/us/en/documents/pdf/foundry/mark-bohr-2014-idf-presentation.pdf — презентация
* www.anandtech.com/show/8367/intels-14nm-technology-in-detail — статья о презентации
Ширина Fin (FinFET) — 8 нм, расстояние между Fin — 42 нм, расстояние между затворами — 52 нм (в «22 нм» было 60, 90, 80 нм соответственно). Размер ячейки SRAM в «22 нм» — 0.108 мкм^2; в «14 нм» — 0.059 мкм^2 (проверено ChipWorks)
Используется иммерсионная литография (1.35 NA, больше уже не будет) с «self-aligned double patterning (SADP)» (Pitch halving; Self-aligned spacer? иллюстрации). Воздушные зазоры на 2 слоях металла (80 и 160 нм). Всего 13 слоев медных соединений, 8 с Low-k диэлектриком. — semiengineering.com/ibm-intel-and-tsmc-roll-out-finfets
Есть три интересные лекции в курсе EE292L (Stanford, youtube) от Sam Sivakumar — Intel Senior Fellow, Technology and Manufacturing Group, Director, Lithography — «Sam Sivakumar of Intel talks about Lithography and Patterning», октябрь 2012 (30, 20 и 20 минут)
www.youtube.com/watch?v=_bhEDQzNQ-c
www.youtube.com/watch?v=WHZ3gIvsX_0
www.youtube.com/watch?v=sR1T853Dh-g
Он немного рассказывает про историю. В частности, у него указано что Intel на 32 и 22 нм использовал иммерсионную литографию (part 1 9:20). С 45 нм схемы собираются из наборов линий (part 1 17:30; 18:30; 19:03) — «Uni-directional features, Uniform gate dimension, Gridded layout». С 19:20 рассказывает как рисуют линии и затем разрезают их (Grating and Cut). В 21:50 предположение, что для 10 нм в случае неготовности EUV литографии для массового производства, будет использоваться Pitch Quartering (его презентация 2013 г с полным графиком — «0.93NA ArF, 1.35NA ArF, 1.35NA ArF Pitch Halving (PH), EUV, 1.35NA ArF Pitch Quartering (PQ)»), либо печать решетки на ArF и ее нарезание на EUV или на нескольких проходах ArF. Печать решетки — Pitch Halving — Double Patterning Pitch Division (DPPD: LFLE, 2 маски; дороже в производстве) — part 1 с 22:10; c 23:00 — Spacer based pitch division (SBPD, более популярный в производстве; 1 маска и дополнительные этапы не на литографе). SBPD — 26:22. Spacer based Pitch Quartering — 26:58. Part 2 2:12 — про разрезы в решетке. 3:14 — пример, если наибольшее разрешение требуется на 6 слоях металла (хм, а каждый метал требует еще и слоя via), затворах, и диффузии — и каждый потребовал бы 4-5 ArF масок (1 для решетки и 3-4 для разрезов), это было бы слишком дорого. Part 2 8:42 — EUV для создания разрезов и контактов (via) — потребует для себя одной маски (еще одна для печати решетки, т.к. решетки неудобно печатать на EUV). 9:47 — перспективы EUV. 10:20 — общее описание EUV установки (мощные CO2 лазеры, взрывающие микрокапли олова, зеркала для 13,5 нм, в том числе скользящего отражения, рефлективные бездефектные маски, проекционная оптика с достаточной апертурой, резисты) и проблем (в частности, недостаточная мощность 13,5 нм излучателей). 16:15 — требуется 250 ватт на 13,5 для экспонирования примерно 100 пластин в час, а ранние источники выдавали лишь 10 ватт (еще у них ужасно низкий КПД, у ArF-лазеров в свет уходит 100 Вт — около 0.3 — 1% от потребленного электричества; по оценкам asml 2013 у EUV 3-3.3% эффективность преобразования излучения от CO2 лазера в 13.5 нм, сейчас для 80-250 Вт источников используется 25-50 кВт луч CO2, кпд CO2 лазера — оценивается в 10-20%).
Часть 3 — про перспективные технологии литографии, в частности — Massively Parallel E-beam direct write (MP EBDW; Mapper Lithography, KLA Tecnor), Directed Self Assembly. Также прогнозы о том что и как будет комбинироваться для последующих техпроцессов.
Sign up to leave a comment.
Корпорация IBM представила рабочие прототипы 7-нм чипов