В Hardware Design Guide есть рекомендация по экранированию тактирующих одиночных линий - на всей длине окружить землей и VIA в интервале 300 mill. У Вас я не увидел подобного набора VIA кроме как в разводке DDR. На модулях другого производителя тоже не могу разглядеть что-то напоминающее такие линии. Из этого появился вопрос: Проводили ли Вы дорожки на внутренних слоях под DDR, например для тактирования GMAC (за опорными слоями), на третьем или шестом слое между уже существующими землеными VIA? На сколько это вообще работоспособное решение проводить тактирующие линии друг под другом на разных слоях разделенных общим опорным слоем? Вижу у вас отдельное питание для DDR, так что верятно у вас только один свободный слой останется под ней, и то, наверно если один из опорных слоев будет полигон питания DDR.
А еще в стандарте SMARC прописано какие линии подтянуты к питанию, а какие к земле. Получилось ли у Вас выдержать это требование? Лично у меня не везде совпало. Например в VCCIO5 домене, одна из альтернативных функций на пине AC4 - UART5_RX_M1 и указана подтяжка "_d" на функции GPIO3_C3_d. А вот SMARCv2.1 говорит, что RXы uartа притянуты к питанию через 100k. Тут со SMARC не поспоришь и высока верятность, что в этом режиме и сам RK3568 переведет пин в третье состояние (кто будет тянуть свой вход uart`a к земле?). Но с некоторыми GPIO такая же проблема - после распределения всех сигнальных интерфесов остаются выводы (например в VCCIO6 с АС5 по АА5 [PD]), которые не совпадают по подтяжке SMARС (их бы отдать на GPIO7-GPIO11 [PU]). Либо их вообще не выводить и оставить SMARC вывод пустым, либо вывести и надеятся, что "никто не заметит"?
Добрый день, Евгений! Спасибо за данную серию статей! Есть несколько вопросов:
Вопрос 1: В статье "продолжение" упоминалось о сшивающих переходных отверстиях для смены опорного слоя для возвратных токов устанавливаемых в непосредственной близости возле переходных отверстий сигнальных линий при смене слоя, а на изображениях итоговой платы они отсутствуют. На сколько в реальности они необходимы?
Вопрос 2: Производитель RK3568 предоставляет документ Package PinLength с указанием длин для выводов процессора внутри корпуса. Учитывали ли вы эту длину при выравнивании длины дорожек?
Вопрос 3: Вы упоминали в первой статье о возможности размещения переходных отверстий под контактными площадками элементов, но данное решение вами не использовано для площадок под процессором и под eMMC. К примеру в вашем случае некоторые интерфейсы можно было перевести на другой слой сразу с пятака под процессором (USB3.0, SATA, PCIe). И вывести сигнальные линии eMMC с другого слоя под соответствующими пятаками eMMC, а не возле самой микросхемы. Для этого была какая-то причина?
Вопрос 4: Действительно ли в реальности получится импеданс близкий к 40Ω?
Я вбил ваши параметры стэка (см. ниже) в калькуляторы и получил импеданс одиночного микрополоска 56,31Ω в SaturnPCB, 57,81Ω в SimPCB, 59,53Ω в KiCad. Ширина дорожки: 0,102 мм; Толщина дорожки: 0,018 мм (указал не 0,012 мм, потому что в saturnPCB выбрать можно только 0,018 или 0,009 мм, и при уменьшении толщины импеданс только увеличивается (еще дальше уходит)); Толщина диэлектрика: 0,0737 мм; Диэлектрическая проницаемость: 4,1;
В даташитах на eMMC имеданс по умолчанию 40Ω. Для DDR4 рекомендация SE/Diff = 40/80Ω. Хотя встречал и 45/82Ω и 50/100Ω. Вы в таблице указали импеданс 40Ω на первом и последнем слое. Все логично. Но результаты калькуляторов не дают мне покоя.
Вопрос 5: На вашей плате этого не видно, но многие производители данного модуля выводят eDP от RK3568 в DP SMARC разъема. Возможно и вы так сделали. Если да, то чем подкреплено данное решение? Сам я с данным интерфейсом не имел дел и мою неуверенность подкрепляет факт того что выводы процессора не подписаны "eDP/DP" или "DP", а подписаны именно "eDP", хотя DP и eDP совпадают пин в пин. И в SMARC спецификации есть отдельно eDP и отдельно DP.
Кто-нибудь знает что за стандарт применен для подключения SOM модуля к несущей плате в данном случае? Не разъем, а именно распиновка.
Добрый день!
В Hardware Design Guide есть рекомендация по экранированию тактирующих одиночных линий - на всей длине окружить землей и VIA в интервале 300 mill. У Вас я не увидел подобного набора VIA кроме как в разводке DDR. На модулях другого производителя тоже не могу разглядеть что-то напоминающее такие линии. Из этого появился вопрос: Проводили ли Вы дорожки на внутренних слоях под DDR, например для тактирования GMAC (за опорными слоями), на третьем или шестом слое между уже существующими землеными VIA? На сколько это вообще работоспособное решение проводить тактирующие линии друг под другом на разных слоях разделенных общим опорным слоем?
Вижу у вас отдельное питание для DDR, так что верятно у вас только один свободный слой останется под ней, и то, наверно если один из опорных слоев будет полигон питания DDR.
А еще в стандарте SMARC прописано какие линии подтянуты к питанию, а какие к земле. Получилось ли у Вас выдержать это требование? Лично у меня не везде совпало. Например в VCCIO5 домене, одна из альтернативных функций на пине AC4 - UART5_RX_M1 и указана подтяжка "_d" на функции GPIO3_C3_d. А вот SMARCv2.1 говорит, что RX
ы uartа притянуты к питанию через 100k. Тут со SMARC не поспоришь и высока верятность, что в этом режиме и сам RK3568 переведет пин в третье состояние (кто будет тянуть свой вход uart`a к земле?). Но с некоторыми GPIO такая же проблема - после распределения всех сигнальных интерфесов остаются выводы (например в VCCIO6 с АС5 по АА5 [PD]), которые не совпадают по подтяжке SMARС (их бы отдать на GPIO7-GPIO11 [PU]). Либо их вообще не выводить и оставить SMARC вывод пустым, либо вывести и надеятся, что "никто не заметит"?Ты не одинок, с такими мыслями)
Добрый день, Евгений! Спасибо за данную серию статей! Есть несколько вопросов:
Вопрос 1:
В статье "продолжение" упоминалось о сшивающих переходных отверстиях для смены опорного слоя для возвратных токов устанавливаемых в непосредственной близости возле переходных отверстий сигнальных линий при смене слоя, а на изображениях итоговой платы они отсутствуют. На сколько в реальности они необходимы?
Вопрос 2:
Производитель RK3568 предоставляет документ Package PinLength с указанием длин для выводов процессора внутри корпуса. Учитывали ли вы эту длину при выравнивании длины дорожек?
Вопрос 3:
Вы упоминали в первой статье о возможности размещения переходных отверстий под контактными площадками элементов, но данное решение вами не использовано для площадок под процессором и под eMMC. К примеру в вашем случае некоторые интерфейсы можно было перевести на другой слой сразу с пятака под процессором (USB3.0, SATA, PCIe). И вывести сигнальные линии eMMC с другого слоя под соответствующими пятаками eMMC, а не возле самой микросхемы. Для этого была какая-то причина?
Вопрос 4:
Действительно ли в реальности получится импеданс близкий к 40Ω?
Я вбил ваши параметры стэка (см. ниже) в калькуляторы и получил импеданс одиночного микрополоска 56,31Ω в SaturnPCB, 57,81Ω в SimPCB, 59,53Ω в KiCad.
Ширина дорожки: 0,102 мм;
Толщина дорожки: 0,018 мм (указал не 0,012 мм, потому что в saturnPCB выбрать можно только 0,018 или 0,009 мм, и при уменьшении толщины импеданс только увеличивается (еще дальше уходит));
Толщина диэлектрика: 0,0737 мм;
Диэлектрическая проницаемость: 4,1;
В даташитах на eMMC имеданс по умолчанию 40Ω. Для DDR4 рекомендация SE/Diff = 40/80Ω. Хотя встречал и 45/82Ω и 50/100Ω. Вы в таблице указали импеданс 40Ω на первом и последнем слое. Все логично. Но результаты калькуляторов не дают мне покоя.
Вопрос 5:
На вашей плате этого не видно, но многие производители данного модуля выводят eDP от RK3568 в DP SMARC разъема. Возможно и вы так сделали. Если да, то чем подкреплено данное решение? Сам я с данным интерфейсом не имел дел и мою неуверенность подкрепляет факт того что выводы процессора не подписаны "eDP/DP" или "DP", а подписаны именно "eDP", хотя DP и eDP совпадают пин в пин. И в SMARC спецификации есть отдельно eDP и отдельно DP.
Еще раз СПАСИБО!