Надо понять простую истину — есть стандарты.
И если их нарушать, то будут проблемы.
Автору выше уже советовали посмотреть в стандарт IEEE 1364.1-2002, который описывает синтезируемое подмножество языка Verilog.
Нужно посмотреть на раздел 5.2.2.1 Edge-sensitive storage device modeling with asynchronous set-reset (стр. 9)
И сравнитить то, что написано там, с модулем test2.
Ничего бесполезного нет.
CDC — один из фундаментальных вопросов в разработке под FPGA.
Поэтому правильные техники CDC должны рассматриваться на ранних стадиях обучения FPGA-разработчика.
И при адекватном объяснении ментором этих вещей «ощущать коверность на своей шкуре» вообще не придётся :)
К сожалению, без проприетарного софта в мире FPGA у Вас ничего нормального сделать не получится.
Можете посмотреть на iverilog.icarus.com
Но это только на «поиграться».
Представляю себе так, что есть достаточно ресурсов с вакансиями, и российских, и в мире. И если стоимость FPGA-разработчика, действительно, в 4 раза ниже стоимости C/C++ разработчика, то это будет достаточно легко продемонстрировать.
Пока что я вижу одну вакансию с $8k до налогов и одно сообщение от человека, что ему впервые предложили $10k.
Ни $16k, ни «4 раза», к сожалению не увидел.
Да и одна конкретная вакансия совершенно не показатель.
А если брать в среднем, то общеизвестный факт, что зарплаты C++/C#/Java-программистов выше, чем у FPGA-разработчиков. Но, опять же, не в 4 раза.
Правильно ли я понял, что если написать это на Verilog (нарисовать в схемном редакторе), собрать прошивку и залить в ПЛИС, то оно должно заработать?
Если это так, то я бы ради интереса провёл такой эксперимент.
А можно какой-нибудь реальный пример, где используются асинхронные схемы?
Пусть будет просто ссылка. Но именно не демо, а так сказать «подакшн».
Естественно, с исходным кодом.
Спасибо!
За статью спасибо, но очень расстраивает такое небрежное отношение к выравниванию исходников.
Как будто автор даже не посмотрел на результат перед публикацией.
Счётчик Грея как раз и нужен для того, чтобы у Вас изменялся только 1 бит.
И тогда, очевидно, возможны только 2 ситуации:
1) Бит уже успел измениться (будет защёлкнуто новое значение счётчика)
2) Бит ещё не успел измениться (будет защёлкнуто предыдущее значение счётчика)
Забыл, что он тоже есть на хабре :)
И если их нарушать, то будут проблемы.
Автору выше уже советовали посмотреть в стандарт IEEE 1364.1-2002, который описывает синтезируемое подмножество языка Verilog.
Нужно посмотреть на раздел
5.2.2.1 Edge-sensitive storage device modeling with asynchronous set-reset (стр. 9)
И сравнитить то, что написано там, с модулем test2.
CDC — один из фундаментальных вопросов в разработке под FPGA.
Поэтому правильные техники CDC должны рассматриваться на ранних стадиях обучения FPGA-разработчика.
И при адекватном объяснении ментором этих вещей «ощущать коверность на своей шкуре» вообще не придётся :)
Неужели? :)
Только на уже устаревшую и удаленную версию ядра.
Можете посмотреть на iverilog.icarus.com
Но это только на «поиграться».
Или это совпадение, и Вы просто читали их ранее?
Пока что я вижу одну вакансию с $8k до налогов и одно сообщение от человека, что ему впервые предложили $10k.
Ни $16k, ни «4 раза», к сожалению не увидел.
Да и одна конкретная вакансия совершенно не показатель.
А если брать в среднем, то общеизвестный факт, что зарплаты C++/C#/Java-программистов выше, чем у FPGA-разработчиков. Но, опять же, не в 4 раза.
Если не секрет, какую пропускную способность удалось получить?
Спасибо!
Так было бы проще скопировать.
Спасибо!
Если это так, то я бы ради интереса провёл такой эксперимент.
Пусть будет просто ссылка. Но именно не демо, а так сказать «подакшн».
Естественно, с исходным кодом.
Спасибо!
Как будто автор даже не посмотрел на результат перед публикацией.
И тогда, очевидно, возможны только 2 ситуации:
1) Бит уже успел измениться (будет защёлкнуто новое значение счётчика)
2) Бит ещё не успел измениться (будет защёлкнуто предыдущее значение счётчика)