All streams
Search
Write a publication
Pull to refresh
52
0
Сергей @a-re-ja

User

Send message

Подправить бы картинки где есть R_OUT, например, написать R_OUT1 и R_OUT2, потому что их номиналы при подключении двух к VDDQ и GND, и одного к VDDQ2 отличаются.

Спасибо за замечание! Поправил.

По улучшение согласования при 34-34-120 и 34-50-120. Длины линий ещё могут влиять, хоть тут и широкополосный сигнал. Как в согласовании 1/4 длины волны. Z=sqrt(34*120) = 63.9.

Это я так понимаю относится к четвертьволновым трансформаторам, и в основном про СВЧ с какой то одной определенной частотой(λ/4). У нас же широкополосный сигнал, поэтому думаю что эта формула нам не подходит.

Да для DDR3 все озвученное подходит.

От ПЛИС до первого модуля идёт на одном слое, а от первого ко второму — уже на другом слое. Правда, долго думал над этим, насколько это эффективно.

Возможно есть смысл что бы до первого разъема сигнал шел в верхних слоях, а до второго в нижних. Тогда не будет большого провала на TDR в этих точка подключения к разъемам.

Просто старался следовать требованиям Xilinx. Вот первый вариант удовлетворяет условиям требования максимального количества переходных отверстий?

Я думаю что эти рекомендации даются производителем что бы максимально обезопасить себя, так как они совершенно не знают какая у вас плата, сколько слоев и какие материалы. Каждый случай индивидуальный...

И например если вы сделаете via хорошо согласованные по TDR с импедансом трассы, то можно и больше поставить этих переходных.

Спасибо! Надеюсь, она будет полезна)

Information

Rating
Does not participate
Location
Ярославская обл., Россия
Registered
Activity