Habr
All streams
Search
Write a publication
Settings
Login
Pull to refresh
0
0
Яков Непомнящих
@neyavi
Пользователь
Follow
Send message
Profile
Articles
Posts
News
Comments
1
More
Dropdown
Bookmarks
Followers
Following
Copy RSS link
Тренды в проектировании FPGA. Перевод
neyavi
Dec 19 2018 at 12:16
В SystemVerilog для этого есть constraints и coverage bins, в VHDL их нет.
В самом языке VHDL этих конструкций нет, но, может быть, открытые библиотеки, такая как OS-VVM могут устранить этот недостаток, не отменяя достоинств VHDL?
Information
Rating
Does not participate
Location
Томск, Томская обл., Россия
Date of birth
December 30 1981
Registered
March 14 2018
Activity
September 5 2022 at 04:11
В самом языке VHDL этих конструкций нет, но, может быть, открытые библиотеки, такая как OS-VVM могут устранить этот недостаток, не отменяя достоинств VHDL?