Точнее там был целый ворох проблем. Тактовое дерево было построено не правильно поэтому "Clock tree was made badly.
Clock skew of 10ns caused hold violations in many places in the management structure. This leads to no IO being able to be setup. Even if your design worked (it may have the same clock tree issues), you can’t get the signals in and out.Additional issues were found in wishbone. The whole issue was caused by three things: (1) A bad algorithm for generating clock trees, (2) our inability to analyze timing with parasitics, and (3) our putting way too much trust in the tools.
Также в первой версии Openlane была библиотека на python для экстракции паразитов, но оказалось что это плохо работает с тулом openSTA. Сейчас добавили тул для экстракции OpenRCX и калибровачный файл для SKY130. Так что по идее все должно работать нормально будем надеяться
Ну это про проектирование микросхем т.е ASIC а не fpga. Грубо говоря вы пишете verilog код скармливаете тулу openroad(где в том числе yosys для синтеза) , он разводит транзисторы создает gds файл чипа и вы можете произвести его на кремневой фабрике. До этого подобные тулы от synosys cadence стоили миллионы долларов, а сейчас активно развивается open source EDA в том числе yosys. Google например активно работает над поддержкой system verilog для yosys и симулятора verilator
Сами открытые тулы включая floorplan, static timing analasys, parasitic extraction , routing разрабатываютя здесь (но все еще в стадии тестирования хотя уже есть успехи в производстве на GLOBAL FOUNDRY 12 nm)
Точнее там был целый ворох проблем. Тактовое дерево было построено не правильно поэтому
"Clock tree was made badly.
Clock skew of 10ns caused hold violations in many places in the management structure. This leads to no IO being able to be setup. Even if your design worked (it may have the same clock tree issues), you can’t get the signals in and out.Additional issues were found in wishbone.
The whole issue was caused by three things: (1) A bad algorithm for generating clock trees, (2) our inability to analyze timing with parasitics, and (3) our putting way too much trust in the tools.
Также в первой версии Openlane была библиотека на python для экстракции паразитов, но оказалось что это плохо работает с тулом openSTA. Сейчас добавили тул для экстракции OpenRCX и калибровачный файл для SKY130. Так что по идее все должно работать нормально будем надеяться
Ну это про проектирование микросхем т.е ASIC а не fpga. Грубо говоря вы пишете verilog код скармливаете тулу openroad(где в том числе yosys для синтеза) , он разводит транзисторы создает gds файл чипа и вы можете произвести его на кремневой фабрике. До этого подобные тулы от synosys cadence стоили миллионы долларов, а сейчас активно развивается open source EDA в том числе yosys. Google например активно работает над поддержкой system verilog для yosys и симулятора verilator
https://antmicro.com/blog/2021/07/open-source-systemverilog-tools-in-asic-design/
Есть библиотека sky130 pdk для производства с открытыми тулами
https://github.com/google/skywater-pdk
Еще готовят 90 нм и 180нм .
Сами открытые тулы включая floorplan, static timing analasys, parasitic extraction , routing разрабатываютя здесь (но все еще в стадии тестирования хотя уже есть успехи в производстве на GLOBAL FOUNDRY 12 nm)
https://github.com/The-OpenROAD-Project