Моделирование смешанных схем на System Verilog

[nikartol]

Стоит отметить, что continues assignment для real в SV работает без модификатора var.
Т.е. обе строки из перевого примера сработают одинаково.
В дело вступает relaxation of data type rules.

[MrBobPG]

Лукас за статью ;)

Теперь, нам очень нужен тип аналогичный wire, который обновляется непрерывно, а не только в момент записи. Надо сказать, что в System Verilog такого типа нет.

Кстати в Verilog-AMS есть такой тип — wreal.

[maybe_im_a_leo]

Было бы круто моделировать системы в пространстве состояний. Т.е. заданные в виде дифференциальных уравнений вида x' = f(x,u). Вы не пробовали что-то подобное?