Использование верилятора как средства быстрого моделирования RTL проектов. Введение в UVM

[nerudo]

> Если данные с шины in меняются во время фронта clk, Modelsim считал данные после фронта, verilator до

Значит тест написан неправильно.

[paprikun]

В данном тестовом окружении этот момент не возникает

[YuriPanchul]

Это слишком принципиальный момент, чтобы быть расхождением в тулах. Вы или нахимичили с blocking/non-blocking присваиваниями (данным, clock-ам), или что-то не то с округлением в timescale, или с SystemC/DPI/Verilog интерфейсом.

[lingvo]

Для сравнения скорости я бы выбрал тесты посложнее, чтобы хотя бы по несколько минут исполнялись. На коротких тестах разница может быть просто из-за механизмов запуска/остановки тестов.

[paprikun]

Замер времени происходит внутри теста после запуска и до остановки.

[AntonSazonov]

Зачем вы указываете хаб C++ если из C++ в статье всего три строки!?

[paprikun]

все тестовое окружение для верилятора написано на C++

[eugenk]

Огромный респект за пост!!! Всего один раз в жизни пытался использовать verilator, но после прочтения Вашей статьи вижу, что делал это страшно неуклюже. Фактически писал некий интерпретатор для тестбенча, отдающий команды сгенерированному коду. Сейчас как раз вырисовывается необходимость использовать verilator ещё раз. Так что забираю Ваш пост в закладки и буду внимательно изучать. Единственное маленькое замечание. Лучше бы Вы поместили пост в хаб про FPGA. Там я бы гораздо быстрее его нашел.