Гибридная верификация процессоров Baikal: косимуляция с FPGA-платформой прототипирования Synopsys HAPS-80

[mcu_by]

Интересно

[vit9696]

Спасибо, как я понимаю, вещь довольно полезная для небольших команд. Крупные игроки рынка действительно могут позволить себе аппаратные эмуляторы и получить не меньший выигрыш в производительности без боли. Вы не забыли это дело запатентовать перед публикацией или Accelera с SCI-MI покрывает всю идею?

[Vinedresser]

Запатентовать тулчейн, построенный на аппаратной платформе от Synopsys, EDA tools и IP от них же, да ещё отбивающий хлеб у эмулятора от Synopsys - такое себе развлечение.

[achuykov]

К сожалению (или к счастью), всё уже было изобретено раньше: https://www.synopsys.com/verification/virtual-prototyping/virtualizer/hybrid-prototyping.html

[Vinedresser]

Нет, это совсем другое. В Virtualizer на хост-машине крутятся быстрые модели - TLM, уровень абстракции куда выше, чем RTL, об этом есть в статье. Байкал опробовал этот тулчейн еще в 2014 г. Представленный же Байкалом тулчейн моделирует RTL на хост-машине. Разрабы Synopsys подтвердили - у них нет своего тулчейна cycle accurate косимуляции VCS+HAPS.

[achuykov]

Лично запускал VCS в Virtualizer, а Virtualizer может работать с HAPS. Соглашусь, что Virtualizer быть излишним если нет необходимости в SystemC интерфейсах.

[Vinedresser]

Вы могли запускать VCS (RTL) +Virtualizer(TLM). Или Virtualizer(TLM)+HAPS. VSC+HAPS - нету! Токмо в Байкале.

[achuykov]

Я удивлен, что такого нет :)

Я же говорил более сложную схему: RTL Sim (VCS) <-> Virtualizer <-> HAPS. Но, я не уверен, что в таком случае будет удобно оперировать сигналами. И возможно, не будет доступен cycle-accurate.

[achuykov]

Забыл спросить: как называется статья и на каком именно SNUG она была представлена?

[Vinedresser]

SNUG 2017 Munchen: "A new concept of UMRBus based Verification for FPGA acceleration: a cylce-accurate Approach".

[achuykov]

Спасибо, почитал слайды.

[dmistas]

Было взято поставочное окружение IP-интерконнекта от ARM, и весь DUT (т.е. без отделения синтезабельных частей) был отправлен в HAPS, где занял 2 чипа FPGA.

В данном случае весь DUT (т.е. без отделения синтезабельных частей) не содержал несинтезабельных частей, или поставочное окружение IP-интерконнекта от ARM позволило заменить несинтезабельные части синтезабельными ?

[Vinedresser]

Dut не содержал изначально ничего несинтезабельного, таким образом получили пример максимального ускорения.