Comments 9
Для полноты исследования интересно было бы сразу привести тактовую частоту, на которой это ядро сможет работать в каждом семействе. Без фанатизма, например с настройками компиляции по-умолчанию и на каком-нибудь среднем speed grade.
Улучшений между Artix и Ultrascale не наблюдается, т.к. там очень близкая структура логических элементов. Изменения носили более глобальный характер. В первую очередь полная смена парадигмы тактовых деревьев. Считать в CLB - бесполезно, т.к. это исключительно вопрос оптимизации при работе плэйсера. Поместили два триггера в один CLB - занят один. Поместили в два соседних CLB - формально занято два, хотя фактический расход ресурсов одинаков.
Значимых улучшений для UltraScale не наблюдается, видимо это какой-то переходный этап у Xilinx.
Существенные улучшения там в частоте, Ультраскейл выжмет частоту раза в два выше, чем Артикс, а Артикс хоть немного да выше, чем Спартан. Собственно, потому он и Ультраскейл, что там степень интеграции выше. Почему важна высокая частота? Например потому, что появляется возможность работать с более скоростными трансиверами и запускать проекты про 10G/100G/400G, у которых широкие шины на не слишком низких частотах.
Прослеживается тенденция (и она очевидна), что сложность CLB повышается, сами примитивы становятся хитрее. От сюда вытекает вопрос, а на сколько эффективными становятся ячейки, и сколько ресурсов ПЛИС они экономят в сравнении с предыдущими поколениями?
Насчёт архитектуры, насколько помню, эволюция LUT на данный момент сошлась на том, что для low-power и low-footprint ПЛИС используют 4-входовые LUT, а для производительных ПЛИС 6-входовые. 6-входовые уменьшают кол-во уровней логики, отчего повышается частота, но чуть менее эффективны по площади. Упомянутый вами переход от 2 SLICE в CLB к одному тоже соответствует тренду на улучшение производительности -- ещё короче все пути. Также в Ультраскейлах улучшена архитектура роутинга, т.е. больше путей между всеми элементами и больше вариантов соединений.
Да, в сравнении стоило указать техпроцессы плис и достижимые в них частоты IP блока.
Прислушался к комментариям выше и доработал материал. указал частоту на которой получилось собрать проект. Выявились некоторые детали
Я мечтаю о ПЛИС с классической архитектурой логического блока (5/6-LUT + FF + 1-bit ALU + MUX) с гигантским количеством блоков и линий интерконнекта, выполненный по топовым нанометрам. Есть какое-то внутреннее чувство, что Ваш тестовый проект на такой ПЛИС мог бы выдать Fmax = 1 ГГц. Но прогресс ушел куда-то не туда.
Новое поколение ПЛИС это не только про повышение частоты…