Тоже неправильно. Каждый из транзистров подсоединен как source follower (также называется common drain stage). Для N - выходное напряжение меньше входного на Vt.
Удалось не так давно поиграться с «Крафтом» и «Идеей». Багов очень много. Пусть лет за 5 прочистят все хвосты и тогда, наверно, можно будет работать.
Хотя у ДАРПЫ ресурс неограничен, возможно, через 4 года.
Только с 95-го. А до этого нетлист писали руками, а лейаут рисовали в Edge/
А вы проверьте ток в симуляции. Он будет сильно отличятся от утечек, которые бы получили при закрытых транзисторах.
Тоже неправильно. Каждый из транзистров подсоединен как source follower (также называется common drain stage). Для N - выходное напряжение меньше входного на Vt.
Для Р - наообот.
http://webpages.eng.wayne.edu/cadence/ECE7570/doc/cdrain3.pdf
Извините, но вы перепутали. Верхний транзистор - N типа и в нем P-Well это VDD, а N+ это выход (<VDD). И это значит, что диод открыт.
В схемах ESD - N-Well (или N+) всегда VDD и диоды закрыты при нормальной работе и открываются только когда входное напряжение превышает VDD на Vt.
Там где "Симулируем и получается…" есть два открытых диода, поэтому выход получается 1/2 VDD
Можно по-другому подсоеденить балки и будет что-то похожее нв бафер. Вот так:
Только не забыть, что N транзистор нужно засадить в Deep NWell. В DC получается бафер.
Так выглядит выход как функция входа
А вот транзиент показывает, что N не проводит VDD, а Р не проводит VSS
Всем удачи в аутешествии по чип дизайну.
Хотя у ДАРПЫ ресурс неограничен, возможно, через 4 года.