Значимых улучшений для UltraScale не наблюдается, видимо это какой-то переходный этап у Xilinx.
Существенные улучшения там в частоте, Ультраскейл выжмет частоту раза в два выше, чем Артикс, а Артикс хоть немного да выше, чем Спартан. Собственно, потому он и Ультраскейл, что там степень интеграции выше. Почему важна высокая частота? Например потому, что появляется возможность работать с более скоростными трансиверами и запускать проекты про 10G/100G/400G, у которых широкие шины на не слишком низких частотах.
Прослеживается тенденция (и она очевидна), что сложность CLB повышается, сами примитивы становятся хитрее. От сюда вытекает вопрос, а на сколько эффективными становятся ячейки, и сколько ресурсов ПЛИС они экономят в сравнении с предыдущими поколениями?
Насчёт архитектуры, насколько помню, эволюция LUT на данный момент сошлась на том, что для low-power и low-footprint ПЛИС используют 4-входовые LUT, а для производительных ПЛИС 6-входовые. 6-входовые уменьшают кол-во уровней логики, отчего повышается частота, но чуть менее эффективны по площади. Упомянутый вами переход от 2 SLICE в CLB к одному тоже соответствует тренду на улучшение производительности -- ещё короче все пути. Также в Ультраскейлах улучшена архитектура роутинга, т.е. больше путей между всеми элементами и больше вариантов соединений.
Похоже на какую-то из этих двух VU35P / VU45P (в статье на фото 2 SLR региона определенной ширины и высоты). Эти две с виду отличаются объёмом HBM-памяти.
Если не хочется кодить, в Vivado можно сгенерить AXI-ядро (например I2C). Затем по щелчку правой кнопкой выбрать Open Example Design и оно создаст пример с генератором AXI транзакций.
Если же самопальное ядро уже готово, можно проверить, корректно ли оно взаимодействует с AXI с помощью protocol-checker IP в составе AXI-interconnect. Оно может сотни варнингов выдавать по нарушениям AXI, очень подробно. Их и в железе можно посмотреть, через ILA.
Если охота ещё углубиться, можно поиграться с AXI Verification IP.
Читает ли кто-нибудь в современном мире диссертации или это считаетеся какой-то фигней чтобы поставить галочку?
Читаем. Проскакивают интересные решения проблем с описанием всего пространства решений с достоинствами и недостатками. Также проскакивают готовые реализации чего-либо. Например, Alex Forenchich глубоко копал сетевые вещи на FPGA и создал отличную платформу corundum; Charles Eric LaForest копал реализацию многопортовых памятей для FPGA.
VHDL originated in depths of US military. It evolved from the ADA language and inherited some of its rigor. Rigor and familiarity were required. Over time VHDL settled in inert areas: military, space, FPGA and Europe. From an FPGA engineer's perspective, I see the following reasons why VHDL won't die anytime soon:
Design cycles of those inert areas sometimes span decades. E.g. some space stuff written 10-15 years ago have now been certified and ready for first launch.
FPGA EDA vendors don't swim in money. Therefore FPGA adoption of SystemVerilog modern features is lagging behind.
Existing code bases will not allow VHDL to evaporate, because they bring money.
Some interesting approaches and methodologies (especially from European industry and academia) are bringing new life to VHDL.
I admit, that ASIC design perspective is very different. Sorry for thick russian accent.
Вроде так, да, но например чтобы попасть в Константинополь, надо было ещё по Чёрному морю не хило проплыть. А что уж говорить про Персию? Одна из фишек их кораблей в том, что они могли плавать и по морю и по рекам.
это очень фрагментарно, на мой взгляд размер Oseberg ship говорит о том, что маловероятно, чтобы он был одним из первых с парусом, и именно один из первых так удачно сохранился, допускаю, что для Вас это все убедительно, Вашу точку зрения уважаю, но полностью согласиться не могу
Так а будут какие-то доказательства того, что древние скандинавы до 9 века курсировали в Византию и Персию, а также по рекам Руси между морями на судах? Арабские монеты 7 века не особо выдерживают критику, потому как у викингов была ценностная экономика и главный раздавал ништяки и хабар своим воителям, чтобы поддерживали его и дальше. А ништяками было всё, что блестело. Учитывая какими объёмами они собирали danegeld с более развитых соседей, найти там любые золотые монеты в достаточных количествах не проблема.
Первые изображения кораблей с парусами из ныне известных в тех местах датируются 800 годами, до этого все изображения вёсельные. Не только лишь остатки кораблей. Т.е. разные свидетельства сходятся на 9 веке.
PS: Фишка Осебергкского корабля кстати не только в том, что он первый из найденных с парусом, но и в том, что в нём конструкция крепления мачты ещё очень неуклюжая и неотработанная, т.е. ребята только-только начали эту технологию осваивать и понимать.
Скандинавы, в отличие от британцев и других соседей по Северному морю, освоили парус только к 9 веку, а до этого плавали только на вёслах. На вёслах, имхо, далеко не наплаваешь по морям и много не наторгуешь.
Извините, что вклиниваюсь в вашу интересную дискуссию. В замечательной книге "The Age of Vikings" Винрота приводятся сведения о рейдах викингов/варягов на славянские и прочие племена, о сборе откупа, грабежах, насилии и прочем. Например:
Также там упоминается о том, что викинги торговали рабами славянского происхождения как с Европой, так и с арабскими странами. Причем, это было настолько массовое явление, что в европейских и арабских языках слово раб с тех пор имеет корень 'slav'. По поводу отношений скандинавов с Византией и прочими до 9 века -- имхо, это выглядит не очень вероятным, т.к. революция в судостроении у скандинавов случилась где-то в конце 8 -- начале 9 века, до этого они слишком далеко не шастали и большого влияния не имели. Конкретно в Константинополе варяжские дружины стали появляться на службе у императора где-то с 11 века, когда они давно уже были брендом. Также по одной из гипотез название Русь пошло от названия одного из варяжских племён.
После революции в судостроении началось время викингов, когда те проникли далеко в Европу, славянские земли, арабские страны и отметились в Северной Америке.
Он при всем желании не может заменить компилятор (ни статический, ни JIT) не нужно их противопоставлять.
Я их не противопоставляю и не предлагаю заменять компилятор, а указываю, что статическое планирование имеет свои врожденные ограничения, которые, нельзя обойти. А из этого делаю вывод, что конструкция, опирающаяся исключительно на статическое планирование будет делать пессимистические прогнозы и терять производительность.
Антогонистом динамике процессора является не компилятор, а большая структурированная супер-команда (ШК) в которой заранее все можно распланировать в ширь и в очередь, процессору остается только декодировать все это дело.
Можно перефразировать и так, но смысл не меняется. ШК собирается с той позиции, с которой всё ещё невозможно увидеть некоторые ситуации, поэтому там либо придется делать пессимистические прогнозы, либо терять производительность на всевозможных простоях.
Профилирование не выглядит универсальным лекарством.
вместо качественного кода, вдумчивого и оптимизированного, разработчики выбрали стратегию латать течи производительностью железа. Например, в x86 добавляли всё больше транзисторов для предсказания ветвлений, а на примере RTX 5000 видно, что железо больше не прибавляет по 30-50% производительности от поколения к поколению, и путь этот тупиковый. Оптимизация кода/компиляторов — вот куда всё и придёт, а не к гигантским чиплетам, многоядрам и многогерцам.
Как много раз упоминалось ранее в подобных дискуссиях, некоторые ситуации нельзя предвидеть с помощью статического планирования, компилятором. Но их можно увидеть и обыграть при динамическом планировании, непосредственно в железе. Так что одними компиляторами и оптимизациями кода вряд ли можно обойтись. Только лишь статическое планирование -- это путь к пессимистическим прогнозам и потерянной эффективности.
По поводу обилия железа, тушения пожаров транзисторами, и куда это могло бы привести: увеличение кол-ва транзисторов может дать дорогу вменяемой динамической реконфигурации под задачу и адаптивному железу. Возможно, это будет динамически реконфигурируемое железо в сочетании с just in time компиляторами и телеметрией, как пытаются сделать в этом проекте.
PS: чиплеты кстати скорее мелкие, и они больше про удешевление, повторное использование, лёгкое портирование, повышение выхода годных и разнообразие компоновки моделей. Т.е. они скорее ортогональны вопросам производительности.
На MIT OpenCourseWare есть видео его лекций The Society of Mind, вот.
Ясно, спасибо!
Добрый день!
Подскажите, чем ваше решение лучше SmartNIC конкурентов в лице линейки Xilinx/AMD Alveo?
Какова цена вашего изделия?
Существенные улучшения там в частоте, Ультраскейл выжмет частоту раза в два выше, чем Артикс, а Артикс хоть немного да выше, чем Спартан. Собственно, потому он и Ультраскейл, что там степень интеграции выше. Почему важна высокая частота? Например потому, что появляется возможность работать с более скоростными трансиверами и запускать проекты про 10G/100G/400G, у которых широкие шины на не слишком низких частотах.
Насчёт архитектуры, насколько помню, эволюция LUT на данный момент сошлась на том, что для low-power и low-footprint ПЛИС используют 4-входовые LUT, а для производительных ПЛИС 6-входовые. 6-входовые уменьшают кол-во уровней логики, отчего повышается частота, но чуть менее эффективны по площади. Упомянутый вами переход от 2 SLICE в CLB к одному тоже соответствует тренду на улучшение производительности -- ещё короче все пути. Также в Ультраскейлах улучшена архитектура роутинга, т.е. больше путей между всеми элементами и больше вариантов соединений.
Похоже на какую-то из этих двух VU35P / VU45P (в статье на фото 2 SLR региона определенной ширины и высоты). Эти две с виду отличаются объёмом HBM-памяти.
Если не хочется кодить, в Vivado можно сгенерить AXI-ядро (например I2C). Затем по щелчку правой кнопкой выбрать Open Example Design и оно создаст пример с генератором AXI транзакций.
Если же самопальное ядро уже готово, можно проверить, корректно ли оно взаимодействует с AXI с помощью protocol-checker IP в составе AXI-interconnect. Оно может сотни варнингов выдавать по нарушениям AXI, очень подробно. Их и в железе можно посмотреть, через ILA.
Если охота ещё углубиться, можно поиграться с AXI Verification IP.
Читаем. Проскакивают интересные решения проблем с описанием всего пространства решений с достоинствами и недостатками. Также проскакивают готовые реализации чего-либо. Например, Alex Forenchich глубоко копал сетевые вещи на FPGA и создал отличную платформу corundum; Charles Eric LaForest копал реализацию многопортовых памятей для FPGA.
VHDL originated in depths of US military. It evolved from the ADA language and inherited some of its rigor. Rigor and familiarity were required.
Over time VHDL settled in inert areas: military, space, FPGA and Europe.
From an FPGA engineer's perspective, I see the following reasons why VHDL won't die anytime soon:
Design cycles of those inert areas sometimes span decades. E.g. some space stuff written 10-15 years ago have now been certified and ready for first launch.
FPGA EDA vendors don't swim in money. Therefore FPGA adoption of SystemVerilog modern features is lagging behind.
Existing code bases will not allow VHDL to evaporate, because they bring money.
Some interesting approaches and methodologies (especially from European industry and academia) are bringing new life to VHDL.
I admit, that ASIC design perspective is very different.
Sorry for thick russian accent.
Ну отлично, вбросили гипотезу, со всех, кто опровергал, потребовали факты, а после фактов решили соскочить. Очень удобно.
Что имеете против экономики дарения (да, пардон, не ценностной всё же)? Не раздавали вожди викингов награбленное? Суть процесса я описал неточно?
Это называется исландский шпат.
Так до 9го века они паруса не знали.
Вроде так, да, но например чтобы попасть в Константинополь, надо было ещё по Чёрному морю не хило проплыть. А что уж говорить про Персию?
Одна из фишек их кораблей в том, что они могли плавать и по морю и по рекам.
Так а будут какие-то доказательства того, что древние скандинавы до 9 века курсировали в Византию и Персию, а также по рекам Руси между морями на судах? Арабские монеты 7 века не особо выдерживают критику, потому как у викингов была ценностная экономика и главный раздавал ништяки и хабар своим воителям, чтобы поддерживали его и дальше. А ништяками было всё, что блестело. Учитывая какими объёмами они собирали danegeld с более развитых соседей, найти там любые золотые монеты в достаточных количествах не проблема.
Первые изображения кораблей с парусами из ныне известных в тех местах датируются 800 годами, до этого все изображения вёсельные. Не только лишь остатки кораблей. Т.е. разные свидетельства сходятся на 9 веке.
PS: Фишка Осебергкского корабля кстати не только в том, что он первый из найденных с парусом, но и в том, что в нём конструкция крепления мачты ещё очень неуклюжая и неотработанная, т.е. ребята только-только начали эту технологию осваивать и понимать.
Скандинавы, в отличие от британцев и других соседей по Северному морю, освоили парус только к 9 веку, а до этого плавали только на вёслах. На вёслах, имхо, далеко не наплаваешь по морям и много не наторгуешь.
Извините, что вклиниваюсь в вашу интересную дискуссию. В замечательной книге "The Age of Vikings" Винрота приводятся сведения о рейдах викингов/варягов на славянские и прочие племена, о сборе откупа, грабежах, насилии и прочем. Например:
Также там упоминается о том, что викинги торговали рабами славянского происхождения как с Европой, так и с арабскими странами. Причем, это было настолько массовое явление, что в европейских и арабских языках слово раб с тех пор имеет корень 'slav'.
По поводу отношений скандинавов с Византией и прочими до 9 века -- имхо, это выглядит не очень вероятным, т.к. революция в судостроении у скандинавов случилась где-то в конце 8 -- начале 9 века, до этого они слишком далеко не шастали и большого влияния не имели. Конкретно в Константинополе варяжские дружины стали появляться на службе у императора где-то с 11 века, когда они давно уже были брендом. Также по одной из гипотез название Русь пошло от названия одного из варяжских племён.
После революции в судостроении началось время викингов, когда те проникли далеко в Европу, славянские земли, арабские страны и отметились в Северной Америке.
Дело привычки. VHDL происходит из семейства Pascal-подобных языков, среди них например императивные Pascal и Delphi. Verilog из C-подобных.
Я их не противопоставляю и не предлагаю заменять компилятор, а указываю, что статическое планирование имеет свои врожденные ограничения, которые, нельзя обойти. А из этого делаю вывод, что конструкция, опирающаяся исключительно на статическое планирование будет делать пессимистические прогнозы и терять производительность.
Можно перефразировать и так, но смысл не меняется. ШК собирается с той позиции, с которой всё ещё невозможно увидеть некоторые ситуации, поэтому там либо придется делать пессимистические прогнозы, либо терять производительность на всевозможных простоях.
Профилирование не выглядит универсальным лекарством.
Как много раз упоминалось ранее в подобных дискуссиях, некоторые ситуации нельзя предвидеть с помощью статического планирования, компилятором. Но их можно увидеть и обыграть при динамическом планировании, непосредственно в железе. Так что одними компиляторами и оптимизациями кода вряд ли можно обойтись. Только лишь статическое планирование -- это путь к пессимистическим прогнозам и потерянной эффективности.
По поводу обилия железа, тушения пожаров транзисторами, и куда это могло бы привести: увеличение кол-ва транзисторов может дать дорогу вменяемой динамической реконфигурации под задачу и адаптивному железу. Возможно, это будет динамически реконфигурируемое железо в сочетании с just in time компиляторами и телеметрией, как пытаются сделать в этом проекте.
PS: чиплеты кстати скорее мелкие, и они больше про удешевление, повторное использование, лёгкое портирование, повышение выхода годных и разнообразие компоновки моделей. Т.е. они скорее ортогональны вопросам производительности.
Клёвый проект!
В хаб FPGA не хотите добавить? Вроде релевантно.