Все хотел вопрос задать, а как дела обстоят с верификацией? Там-то вроде нет проблем в очередями и триггерами. Мне кажется LLM вполне способно заменить верификаторов, а это достаточно существенная сумма бюджета разработки чипа. )))
Вы ищете там где светло. Почему для начала просто не поговорить с человеком. Посмотреть социальные сети, увлечения, выяснить чем занимается. Может он благотворительностью занимается, детскую секцию ведет. Вам же этого не надо. Если есть бабло , значит его можно отжать.
Интересный материал, но не могли бы Вы переформатировать текст с использованием тега CODE , в качестве языка можно выбрать Typecript, он нормально читается. За список литературы отдельное спасибо!
GW1NR-LV9QN88PC6/I5 Вот я делал HDMI из https://www.fpga4fun.com/HDMI.html 250Мгц вообще не пахнет, как работает непонятно(стремно работает, если честно).
PS: Мы же про отладки(платы) говорим , а не про чипы, платы с GOWIN больше выглядят как заготовки под что-то более серьезное(в чем их своя прелесть).
Tang Nano 9k так себе плата для обучения. Она медленней плат с CycloneV, Fmax на ней раза в два меньше, на аналогичных дизайнах, всего два PLL, и совершенно странная тактовая частота 27МГц (такое ощущение, что они раньше CB-радиостанции делали, ну или склад с этими радиостанциями разграбили). И Gowin LUT4, а не LUT6 (вроде бы). Но ценник приятный, не поспоришь. А среда у них вполне нормальная, если только собирать ей, все равно код в VS-code пишется ну и альтернатива в виде Yosys есть.
Но у Quartus плюс в том что он бесплатно качался по прямой ссылке и регистрации не требовал. В отличии от Gowin которые требуют регистрацию (вроде бы).
Это про производительность. Если вычислять числа на ассемблере динамическим программированием, то там 9 команд, это все гарантированно помещается в сектор. Если код крутится в одном секторе , то скорость не будет падать. Основной вопрос сколько времени тратится при переходе между секторами, потому, что частота работы карточки 3.5 МГц, сектор будет грузится 200мкс, а много это или мало - непонятно. Поэтому и предложен такой кейс -линейное выполнение программы: выводим первый символ на семисегментник, делаем паузу в 1000 NOP и потом читаем следующий сектор, выводим второй символ и так далее. Если принять за гипотезу что процессор в основном все равно простаивает поскольку периферия медленней, то такая система даже будет работать.
Четыре третьих пи эр в кубе не доставляет ему, видимо
Это через радиус, а мне вначале показалось что там длина окружности была. (Школьник бы нашел радиус) А у математика только интеграл, и еще в сферических координатах ))))
Как вы решали задачу? Вы брали чистую модель, в качестве промта использовали постановку задачи, результирующий дизайн синтезировался в Yosys и проходил верификацию, ошибки синтеза и результаты верификации шли обратно в модель. И у Вас не получилось получить дизайн FWFT FIFO с блочной памятью?
Но Вы не делали RAG на базе статей по дизайну и не подключали репозиторий хотя бы BGM, не использовали вторую модель для ревью кода первой? И вы утверждаете что связка Claude CLI + RAG + mcp не решит эту задачу.
Меня в смущает только один момент: Если студент может раскочегарить Claude + RAG + mcp и волокет в Claude CLI, надо ли ему решать ваше тестовое задание....
PS На мой взгляд Genimi вполне сносно ориентируется в шине AHB-Lite, статьях Клифа по FSM, а больше пока не надо было. Но это в условиях полного отсутствия менторов сильно выручает.
Первый: Компания SAMSUNG не использует ИИ агентов для ревью кода.
Второй: Правильно ли я понимаю что в статье формулируется следующая гипотеза: "Имея в наличии кодовую базу N Гб., учебник Харриса, статьи Каммингса , стандарт System Verilog, документацию на Yosys невозможно создать RAG-архитектуру и при помощи которой модель уровня GPTx будет создавать синтезируемый дизайн с использованием кредитных счетчиков ,конвейеров , FIFO и т.п."?
YRV софтовое умножение, 50МГц. За измерение PicoRV32 огромное спасибо. Интересно было сравнить.
Все хотел вопрос задать, а как дела обстоят с верификацией? Там-то вроде нет проблем в очередями и триггерами. Мне кажется LLM вполне способно заменить верификаторов, а это достаточно существенная сумма бюджета разработки чипа. )))
Вы ищете там где светло. Почему для начала просто не поговорить с человеком. Посмотреть социальные сети, увлечения, выяснить чем занимается. Может он благотворительностью занимается, детскую секцию ведет. Вам же этого не надо. Если есть бабло , значит его можно отжать.
Тут другие навыки оказались востребованы
Найти волшебную прошивку которая позволит использовать URH. UV-K5 такой-же SDR трансивер. (Просто интересуюсь)
Если рабочая частота 433,987 МГц , то нельзя ли использовать Quansheng UV-K5, она вроде 1.3 ГГц раскрывается?
Почему вы не используете SystemVerilog конструкции? Позволило бы избежать ошибки выше.
Интересный материал, но не могли бы Вы переформатировать текст с использованием тега CODE , в качестве языка можно выбрать Typecript, он нормально читается.
За список литературы отдельное спасибо!
ЗЫ Встеаки не Sensivity_list а Sensitivity_list
GW1NR-LV9QN88PC6/I5
Вот я делал HDMI из https://www.fpga4fun.com/HDMI.html 250Мгц вообще не пахнет, как работает непонятно(стремно работает, если честно).
PS: Мы же про отладки(платы) говорим , а не про чипы, платы с GOWIN больше выглядят как заготовки под что-то более серьезное(в чем их своя прелесть).
Tang Nano 9k так себе плата для обучения. Она медленней плат с CycloneV, Fmax на ней раза в два меньше, на аналогичных дизайнах, всего два PLL, и совершенно странная тактовая частота 27МГц (такое ощущение, что они раньше CB-радиостанции делали, ну или склад с этими радиостанциями разграбили). И Gowin LUT4, а не LUT6 (вроде бы). Но ценник приятный, не поспоришь. А среда у них вполне нормальная, если только собирать ей, все равно код в VS-code пишется ну и альтернатива в виде Yosys есть.
Но у Quartus плюс в том что он бесплатно качался по прямой ссылке и регистрации не требовал. В отличии от Gowin которые требуют регистрацию (вроде бы).
Это про производительность. Если вычислять числа на ассемблере динамическим программированием, то там 9 команд, это все гарантированно помещается в сектор. Если код крутится в одном секторе , то скорость не будет падать. Основной вопрос сколько времени тратится при переходе между секторами, потому, что частота работы карточки 3.5 МГц, сектор будет грузится 200мкс, а много это или мало - непонятно. Поэтому и предложен такой кейс -линейное выполнение программы: выводим первый символ на семисегментник, делаем паузу в 1000 NOP и потом читаем следующий сектор, выводим второй символ и так далее. Если принять за гипотезу что процессор в основном все равно простаивает поскольку периферия медленней, то такая система даже будет работать.
Почему ABC-то, LIB формат он ест, и потом хоть на 155 серии синтезируйте.
https://github.com/Ravenslofty/74xx-liberty
Абсолютно согласен.
Какой дакрон, какая дайнима? Оксфорд, только оксфорд!!!
А за статью спасибо, однозначно в закладки.
Это через радиус, а мне вначале показалось что там длина окружности была. (Школьник бы нашел радиус) А у математика только интеграл, и еще в сферических координатах ))))
Как вы решали задачу? Вы брали чистую модель, в качестве промта использовали постановку задачи, результирующий дизайн синтезировался в Yosys и проходил верификацию, ошибки синтеза и результаты верификации шли обратно в модель.
И у Вас не получилось получить дизайн FWFT FIFO с блочной памятью?
Но Вы не делали RAG на базе статей по дизайну и не подключали репозиторий хотя бы BGM, не использовали вторую модель для ревью кода первой? И вы утверждаете что связка Claude CLI + RAG + mcp не решит эту задачу.
Меня в смущает только один момент: Если студент может раскочегарить Claude + RAG + mcp и волокет в Claude CLI, надо ли ему решать ваше тестовое задание....
Вы Claude используете?
PS На мой взгляд Genimi вполне сносно ориентируется в шине AHB-Lite, статьях Клифа по FSM, а больше пока не надо было. Но это в условиях полного отсутствия менторов сильно выручает.
Пока не понятно какую гипотезу необходимо доказать. Я уточнил формулировку, жду ответа.
Нет и нет. В моем посте два вопроса:
Первый: Компания SAMSUNG не использует ИИ агентов для ревью кода.
Второй: Правильно ли я понимаю что в статье формулируется следующая гипотеза: "Имея в наличии кодовую базу N Гб., учебник Харриса, статьи Каммингса , стандарт System Verilog, документацию на Yosys невозможно создать RAG-архитектуру и при помощи которой модель уровня GPTx будет создавать синтезируемый дизайн с использованием кредитных счетчиков ,конвейеров , FIFO и т.п."?
Будут ответы на них, будет пример решения.