Кто-нибудь может указать на принципиальные отличия суперсовременных "чиплетов" от, например, IBM POWER4 multi-chip module (MCM) 20-летней давности?
Коммуникация между чиплетами стала на порядки лучше с тех пор. Если раньше между чиплетами были малюсенькие шины по 64 бита, медленные и длинные, то сейчас эти соединения разрослись до десятков тысяч бит и при этом стали производительнее и эффективнее по энергопотреблению. Не то чтобы это прям принципиальное отличие, скорее итеративный рост, но оно позволяет иначе строить системы.
Это хорошо иллюстрируют современные high-end ПЛИС (типа Xilinx Ultrascale+ с их технологией SSI), которые составляются из нескольких чиплетов, при этом границы чиплетов проходят прямо по логике (fabric) ПЛИС и просадки на сочленениях практически незаметны (latency < 1ns; при синтезе проекта тулза запросто может положить соседние модули в разные чиплеты и тайминги сойдутся).
Кстати, недавно Xilinx выкатил новую плис для космоса (Kintex RT) на 20 нм, с более 300К LUT, 2.7К DSP и 32 12.5G трансиверами. Так у них софткор Микроблейза 300 МГц тянет на этой плис.
А второй момент - это взаимодействие с памятью. Тут скажем кратко: классическая фон неймановская модель не вывезет. Память нужно пристыковать к самим вычислительным ядрам и всё это дело соединять быстрым и "толстым" интерконектом. Опять же нынешние способы не годятся,
Так-то уже лет 10 существует HBM, это уже давно нынешний способ и она примерно достигает того, что требуете, правда чутка дороговата.
Ну ладно чипов с транзисторами напихают в корпус, а охлаждать их как ? С таким же успехом можно делать чип в несколько "этажей". Только эти "пирожки" будут сильно горячими.
Это не так. Microsoft не разрабатывала своих FPGA. Microsoft разработала для своих дата-центров Azure обычную плату-ускоритель (таких сейчас десятки), на которой стоит обычная плис от Intel (позже они перешли на Xilinx), а также есть пару сетевых интерфейсов, DDR, PCI-express. Кроме того, Microsoft разработала хороший слой софта над этими ускорителями, который может распределять задачи между ними, работая как с единой сетью, управлять коммуникацией, реконфигурацией, распределять нагрузку и т.д.
Почему такое название использовали для квдратного чипа, а не современных процессоров на сокете 1700, мне не понятно.
Может быть потому, что Loihi работает на лаве (Lava -- фреймворк нейроморфных вычислений), или же это намёк на то, что чип как и этот вулкан находятся ещё на самых ранних стадиях своей эволюции.
В документе по вашей ссылке Xilinx забыли сказать, что они имеют ввиду Global Reset
Откуда эти догадки? В Xilinx 6, 7 серии и в ульраскейлах например умеют и в асинхронный set/reset и не только лишь Global.
Локальный сброс проходит через LUT и для быстродействия фиолетово, высокий или низкий уровень выбран в качестве активного.
Почему вы так думаете? В 6 и 7 сериях например они не проходят через LUT, а являются входом CLB. Очевидно, что инверсия вносит доп. задержку в таком случае.
И мой вопрос общий
Имхо, на него нет общего ответа, что вам и продемонстрировано для кейса FPGA популярного вендора.
А можно развернуть намёк на предпочтение использования заднего фронта асинхронного сброса в утверждение с обоснованием? Желательно со ссылками. Как я понимаю, такое предпочтение выросло из особенностей техпроцессов на заре развития микроэлектроники. Но зачем этого правила придерживаться сейчас при разработки IP?
Вроде как это девайсозависимо. Например в гайдах для ПЛИС Xilinx предлагают максимально воздерживаться от использования асинхронных ресетов да и в целом ресетов, а если ресетов не избежать, то они должны быть active-high, иначе доп. инвертер ухудшит прозводительность (с. 76 этого гайда).
Вообще, это как бы вопрос, что является профессиональным опытом на должность того же гендира - знание любой специальности в микроэлектронике или финансовое образование, например. Ибо на должности гендира последнее будет куда важнее, чем первое.
Про важность и приоритетность это всё очень спорно и субъективно. Вон нынешнего гендиректора-технаря Intel, Гелсинджера, вызвали из глубин истории спасать Intel от последствий деятельности прошлых директоров-финансистов.
Это когда например криптопроцессор заставляют неправильно считать, нарушая работу тактового генератора или посылая глитчи по питанию, а также когда вмешиваются в структуру или работу чипа волшебными лучами (сфокусированным ионным пучком и т.д.)
В целом, это класс атак с непосредственным доступом к чипу.
А тогда какой смысл использовать Hastlayer, если собираетесь вставлять свои вставки?
Такой же как и изначально -- существенное ускорение цикла разработки. Мой вопрос только про возможность контроля некоторых критических участков.
Если идет разговор про написание кода на C#, получение конфигурации с помощью Remote Services, а потом "выдрать" необходимый фрагмент для своей конфигурации, то технически это возможно, но нужно помнить про код отвечающий за шлюзования данных.
Существует ли возможность писать некоторые вставки на HDL, если гипотетически мне не зайдет качество их Remote Services кодогенератора HDL? Грубо говоря, возможен ли аналог ассемблерных вставок для тех у кого чешутся ручки критических важных секций и т.д.?
Ну даже в первых строках Вашей ссылки указано, что это была прошивка, а не аппаратная часть.
Простите, где Вы увидели, что речь о прошивке?
Post after post speculated that the commercialoff-the-shelf microprocessors in the Syrian radar might have been purposely fabricated with a hidden ”backdoor” inside.
И закладка эта якобы активировалась при посылке некоторой кодовой последовательности на выполнение.
Известные заблуждения, принятые считать «аппартными закладками в процессорах»
А что насчёт сирийских радаров, которые отключились перед атакой израильских самолётов, и в которых предположительно сработал kill-switch? Это ведь, пожалуй, самая первая страшилка, с которой начинают тему про аппаратные трояны. Кстати, по ссылке упоминается и наличие kill-switch-а у европейских чип-вендоров, работающих на военку.
за десятилетия развития кремниевой микроэлектронники не обнаружено НИ ОДНОЙ достоверно доказанной аппартной закладки в массовых промышленных процессорах. Таким образом можно констатировать, что данная угроза является на данный момент чисто теоретической, но не нашедшей (по-крайней мере пока) своё применение на практике. Попробуем разобраться, почему так происходит.
Так-то и достоверное обнаружение таких вещей задача абсолютно нетривиальная и очень сложная. DARPA, а также несколько европейских и азиатских агентств активно пилят гранты на этих темах.
Единственное, что многие инженеры, как только получат минимальный опыт в России - мгновенно уедут.
Статья всё же не про РФ. Многих может удержать возможность заниматься клёвыми вещами за хорошие деньги по месту жительства с сохранением друзей, родственников, связей и прочих активов.
Коммуникация между чиплетами стала на порядки лучше с тех пор. Если раньше между чиплетами были малюсенькие шины по 64 бита, медленные и длинные, то сейчас эти соединения разрослись до десятков тысяч бит и при этом стали производительнее и эффективнее по энергопотреблению. Не то чтобы это прям принципиальное отличие, скорее итеративный рост, но оно позволяет иначе строить системы.
Это хорошо иллюстрируют современные high-end ПЛИС (типа Xilinx Ultrascale+ с их технологией SSI), которые составляются из нескольких чиплетов, при этом границы чиплетов проходят прямо по логике (fabric) ПЛИС и просадки на сочленениях практически незаметны (latency < 1ns; при синтезе проекта тулза запросто может положить соседние модули в разные чиплеты и тайминги сойдутся).
Кстати, недавно Xilinx выкатил новую плис для космоса (Kintex RT) на 20 нм, с более 300К LUT, 2.7К DSP и 32 12.5G трансиверами. Так у них софткор Микроблейза 300 МГц тянет на этой плис.
Так-то уже лет 10 существует HBM, это уже давно нынешний способ и она примерно достигает того, что требуете, правда чутка дороговата.
TSMC предлагали перемежать слои горячей логики холодными слоями Flash-памяти, например так:
Это не так. Microsoft не разрабатывала своих FPGA. Microsoft разработала для своих дата-центров Azure обычную плату-ускоритель (таких сейчас десятки), на которой стоит обычная плис от Intel (позже они перешли на Xilinx), а также есть пару сетевых интерфейсов, DDR, PCI-express. Кроме того, Microsoft разработала хороший слой софта над этими ускорителями, который может распределять задачи между ними, работая как с единой сетью, управлять коммуникацией, реконфигурацией, распределять нагрузку и т.д.
При ценнике в 5K бакинских за одну только плис в этом SSD решение сразу выпадает из рамок бытового применения.
Сейчас самая распространенная архитектура -- это ARM (сурс), рынок мобильных устройств передаёт привет.
Может быть потому, что Loihi работает на лаве (Lava -- фреймворк нейроморфных вычислений), или же это намёк на то, что чип как и этот вулкан находятся ещё на самых ранних стадиях своей эволюции.
Откуда эти догадки? В Xilinx 6, 7 серии и в ульраскейлах например умеют и в асинхронный set/reset и не только лишь Global.
Почему вы так думаете? В 6 и 7 сериях например они не проходят через LUT, а являются входом CLB. Очевидно, что инверсия вносит доп. задержку в таком случае.
Имхо, на него нет общего ответа, что вам и продемонстрировано для кейса FPGA популярного вендора.
Вроде как это девайсозависимо. Например в гайдах для ПЛИС Xilinx предлагают максимально воздерживаться от использования асинхронных ресетов да и в целом ресетов, а если ресетов не избежать, то они должны быть active-high, иначе доп. инвертер ухудшит прозводительность (с. 76 этого гайда).
А как же Пол Отеллини?
Про важность и приоритетность это всё очень спорно и субъективно. Вон нынешнего гендиректора-технаря Intel, Гелсинджера, вызвали из глубин истории спасать Intel от последствий деятельности прошлых директоров-финансистов.
Это когда например криптопроцессор заставляют неправильно считать, нарушая работу тактового генератора или посылая глитчи по питанию, а также когда вмешиваются в структуру или работу чипа волшебными лучами (сфокусированным ионным пучком и т.д.)
В целом, это класс атак с непосредственным доступом к чипу.
Такой же как и изначально -- существенное ускорение цикла разработки. Мой вопрос только про возможность контроля некоторых критических участков.
Нет, выдирание не интересует.
Спасибо за подробный ответ.
Существует ли возможность писать некоторые вставки на HDL, если гипотетически мне не зайдет качество их Remote Services кодогенератора HDL? Грубо говоря, возможен ли аналог ассемблерных вставок для
тех у кого чешутся ручкикритических важных секций и т.д.?Не совсем понял, если ответ о радарах, то утверждается, что в них отказали микросхемы общего назначения, а не сработал вендор-лок.
Простите, где Вы увидели, что речь о прошивке?
Post after post speculated that the commercial off-the-shelf microprocessors in the Syrian radar might have been purposely fabricated with a hidden ”backdoor” inside.
И закладка эта якобы активировалась при посылке некоторой кодовой последовательности на выполнение.
А что насчёт сирийских радаров, которые отключились перед атакой израильских самолётов, и в которых предположительно сработал kill-switch? Это ведь, пожалуй, самая первая страшилка, с которой начинают тему про аппаратные трояны. Кстати, по ссылке упоминается и наличие kill-switch-а у европейских чип-вендоров, работающих на военку.
Так-то и достоверное обнаружение таких вещей задача абсолютно нетривиальная и очень сложная. DARPA, а также несколько европейских и азиатских агентств активно пилят гранты на этих темах.
Но ведь не свою, там же Техранипур и К в подписи к таксономии, известные ребята, занимаются этим уже десятки лет, профессура.
Статья всё же не про РФ. Многих может удержать возможность заниматься клёвыми вещами за хорошие деньги по месту жительства с сохранением друзей, родственников, связей и прочих активов.