Тут специально оптимизировали время. Например, в RTL треке верификация изменений процессора в CI занимала от 3 до 10 минут. В зависимости от того найдены ли ошибки. Получение Coremark в симуляции и результатов STA после синтеза в сумме примерно минут 15-25.
Как мы впервые делали инженерный «хакатон» и что из этого вышло