Comments 11
Хорошая статья, придраться, конечно, всегда есть к чему.. но уверен, что она займёт свое место у многих в закладках браузера =)
Довольно интересный материал! Надо будет сохранить в закромах моего сервера. Не каждый день такой найдёшь.
Мне интересно, всё перечисленное подходит для DDR3?
И меня очень заинтересовало симметричное подключение разъёмов. В основном, первый вариант. Второй вариант выглядит как-то неаккуратно. В моём проекте применено прямое подключение к двум модулям. От ПЛИС до первого модуля идёт на одном слое, а от первого ко второму — уже на другом слое. Правда, долго думал над этим, насколько это эффективно. Просто старался следовать требованиям Xilinx. Вот первый вариант удовлетворяет условиям требования максимального количества переходных отверстий?
Мне показалось, что там уже четыре переходных отверстия из максимальных трёх из спецификации Xilinx?
Да для DDR3 все озвученное подходит.
От ПЛИС до первого модуля идёт на одном слое, а от первого ко второму — уже на другом слое. Правда, долго думал над этим, насколько это эффективно.
Возможно есть смысл что бы до первого разъема сигнал шел в верхних слоях, а до второго в нижних. Тогда не будет большого провала на TDR в этих точка подключения к разъемам.
Просто старался следовать требованиям Xilinx. Вот первый вариант удовлетворяет условиям требования максимального количества переходных отверстий?
Я думаю что эти рекомендации даются производителем что бы максимально обезопасить себя, так как они совершенно не знают какая у вас плата, сколько слоев и какие материалы. Каждый случай индивидуальный...
И например если вы сделаете via хорошо согласованные по TDR с импедансом трассы, то можно и больше поставить этих переходных.
Возможно есть смысл что бы до первого разъема сигнал шел в верхних слоях, а до второго в нижних. Тогда не будет большого провала на TDR в этих точка подключения к разъемам.
У меня разъёмы и ПЛИС расположены по разные стороны платы. ПЛИС снизу, а разъёмы модулей — сверху. Поэтому решил постараться разместить ближе к середине в два слоя. Правда, получилось это сделать только на одной половине ширины данных. Остальные уже только на четырёх слоях.
Я думаю что эти рекомендации даются производителем что бы максимально обезопасить себя, так как они совершенно не знают какая у вас плата, сколько слоев и какие материалы. Каждый случай индивидуальный...
Согласен. Поэтому я перестал привязываться к ширине сигнальных линий. Стал придерживаться только максимальной длины проводника и рекомендуемого импеданса. Но от этого не легче. Ведь приходится дико плясать в зависимости от производителя и каждый раз менять параметры проводников.
Это интересно, даже если эта тема напрямую не касается инженера. Даже если ты радиолюбитель минимальный. Даже если просто в юности паял, и держишь себя в тонусе по этой теме. Ну плюсы к статье, сами за себя говорят.
Подправить бы картинки где есть R_OUT, например, написать R_OUT1 и R_OUT2, потому что их номиналы при подключении двух к VDDQ и GND, и одного к VDDQ2 отличаются.
По улучшение согласования при 34-34-120 и 34-50-120. Длины линий ещё могут влиять, хоть тут и широкополосный сигнал. Как в согласовании 1/4 длины волны. Z=sqrt(34*120) = 63.9.
Подправить бы картинки где есть R_OUT, например, написать R_OUT1 и R_OUT2, потому что их номиналы при подключении двух к VDDQ и GND, и одного к VDDQ2 отличаются.
Спасибо за замечание! Поправил.
По улучшение согласования при 34-34-120 и 34-50-120. Длины линий ещё могут влиять, хоть тут и широкополосный сигнал. Как в согласовании 1/4 длины волны. Z=sqrt(34*120) = 63.9.
Это я так понимаю относится к четвертьволновым трансформаторам, и в основном про СВЧ с какой то одной определенной частотой(λ/4). У нас же широкополосный сигнал, поэтому думаю что эта формула нам не подходит.
О-о-о, рисунки из Keysight/PathWave ADS, редко тут встретишь специалиста по СВЧ-разработке. :)
Настоящая техническая статья. ?
Очень основательная, фундаментальная статья. Большое спасибо!
Signal Integrity of DDR4