Если исходить из текущих реалий, то в АМУРе есть накристальные 8 кБ флеша и доступна внешняя адресация до 2 ГБ. Сейчас в продаже есть модули с 32 МБ внешнего флеша. То есть для чипа первого уровня это нормально.
С другой стороны, в воронежском риск5 чипе К1921ВГ015 стоит 1 МБ накристального флеша. Он второго уровня, и тем самым существенно дешевле.
Есть планы у Байкала на риск5 чип с внешним флешем. Они могут его сделать на Микроне или на заграничной фабрике. И это двойной плюс — по цене и по доступности производства.
С другой стороны, у них в производстве с 2014 года есть опыт Эльбрус-2CМ, который на 90 нм имеет 300 МГц.
А по поводу флеша, есть большая мировая практика ставить его отдельным кристаллом поверх основного в одном корпусе. Или не ставить вообще, как в двухядерном британском RP2350 с риск5, например.
АМУР-2, вроде как, предъявили на Микроэлектроника-2024 в скорых планах и он в разы шибче первого АМУРа.
Тем более опыты МИЭТ и Ядра по выпуску экспериментального риск5 чипа Хаки на Микроне позволяют говорить о технологической возможности резкого роста в характеристиках. Как минимум, частоту можно поднимать в 2-3 раза.
Совершенно согласен. и примеров такой гонки и не всегда успешных экспериментов в риск5 на грани передовой производительности уже есть. То есть по микроархитектуре новоприбывшие разработчики ядер быстро набираются опыта по мере выпуска собственного кремния.
А многие из дизайн-центров — это бывшие сверхопытные в микроархитектурах архитекторы из Интела, АМД, Квалкома, Элла, Нвидии и т. д. Пример Тенсторрента под прямым руководством Джима Келлера очень характерный.
Но отсылка была на «Атлас RISC-V» и основные спеки риск5, в которые материалы из атласа перекочевали в виде примечаний и объяснений тех или иных принятых решений.
Причём Атлас был практически сразу переведён и издан на испанском и китайском, а китайски даже вышел бесплатной книгой. На русском его так и не было, что очень жаль — много вопросов по системам команд снимает и даёт почву для совершенствования современных представлений о том, куда развивается процессорная архитектура.
Как ни парадоксально, но это уже произошло. Причём даже выше 1% участия риск5 в "больших" чипах :)
Байкал реализовала в своём серверном 48-ядерном АРМ процессоре Байкал-С ядро риск5 для доверенной загрузки и управления чипом.
МЦСТ в линейке Спарк-процессоров выпустила новый чип с дополнительным риск5 ядром управления питанием.
Сюда же симпатичный пример на перспективу, правда про "мелкие" чипы — компания Бештау в Ростове проектирует риск5 процессоры микроконтроллерного применения для замены чипов с системами команд 8051 и АРМ в своих периферийных устройствах — клавиатуры, мыши, мониторы и т.п.
Жаль, конечно, что не дошли до сегодня системы команд чипов из времён позднего союза типа Кронос или развитие линеек на основе PDP11. Дотащили только эльбрусовский е2к.
Но массовым тиражом (1,8 млн. шт. в этом году) вышел риск5 чип АМУР на зеленоградской фабрике Микрон. Он полностью спроектирован в России, включая использование вычислительного опенсорсного ядра из Петербурга. Причём разработчики АМУРа фактически использовали исходники ядра без разработчиков этого ядра. И это первый такой удачный опыт.
вотвсяких акселераторах, npu, gpu и прочих свистелках
Оно так и есть — все большие чипы на риск5 именно тут, в ускорителях. Так у Алибабы, Тенсторрента, Эсперанто, Вентаны, Семидинамикс...
Плюс со стороны универсальных микроконтроллерных задач уже полно процессоров на риск5. Тут прям всем миром переход виден — от тотального у WCH и Еспрессив до попробовать — Ренессаc, NXP, Нордики и даже итальянцы из СТМ пошли сюда только что. Про спецконтроллеры мало говорят, но их делают почти все, даже наши Кравтвей и Аквариус и всякие разработчики базовых станций, например))
На следующий год, очевидно, что будет много выходить процессоров с риск5 в сегменте ПК/ноутов. Первые 4-8-16 ядерные уже вывши в этом году в готовых устройствах, но это "на любителя" — дозревают драйвера, компиляторы и ОС. А на следующий год выходят и наши, например Ядро уже получило первую выпечку собственного риск5 чипа для замены АРМов в своих планшетах.
Если уж на то пошло, то граница идёт по системе команд процессора, которая видна программистам.
А микрокод там внутри на декодере вычислительного ядра или аппаратная реализация команд — это дело архитектуры кремния. Туда только разработчиков процессора допускают. И снаружи никакой разницы нет.
Идея скорее в обратном, в повышении сложности и удобства в командах отдавать на уровень промежуточных языков, виртуальных машин и компиляторов. А процессору отдавать максимально удобный машкод для проектирования максимального аппаратного перфа. Это я пересказывают вводные по риск5 от Паттерсона :)
Как понимаю, речь не про отсутсвие сертификации, а про "невозможность" создания другого органа сертификации. То есть монопольная зависимость архитектуры от одного поставщика.
По части сертификации в риск5 есть процесс из двух шагов — "пакетные/наборные спецификации" типа RVA24 и наборы инструментов, в том числе открытых, для проверки соответствия нового чипа этим спецификациям.
В части усиления кроссовместимости чипов разных разработчиков по системе команд, кажется очевидным, что появится однажды какой-то совместный процесс у Байкала и Ядра в рамках ассоциации риск5.
Минус легаси, очевидно, в неодходимости разрабатывать и тестировать архитектуру чипа под всё накопившееся наследие. Да и тюнинговать систему команд становится архисложно из-за принятых когда-то неудачных решений по способам кодирования, например.
Хотя в плюсах, что очевидно, стабильная работа всего софта за последние 50 лет на новых чипах. Это дорогого стоит.
Если исходить из текущих реалий, то в АМУРе есть накристальные 8 кБ флеша и доступна внешняя адресация до 2 ГБ. Сейчас в продаже есть модули с 32 МБ внешнего флеша. То есть для чипа первого уровня это нормально.
С другой стороны, в воронежском риск5 чипе К1921ВГ015 стоит 1 МБ накристального флеша. Он второго уровня, и тем самым существенно дешевле.
Есть планы у Байкала на риск5 чип с внешним флешем. Они могут его сделать на Микроне или на заграничной фабрике. И это двойной плюс — по цене и по доступности производства.
Да, сам удивился такой прыти Микрона.
С другой стороны, у них в производстве с 2014 года есть опыт Эльбрус-2CМ, который на 90 нм имеет 300 МГц.
А по поводу флеша, есть большая мировая практика ставить его отдельным кристаллом поверх основного в одном корпусе. Или не ставить вообще, как в двухядерном британском RP2350 с риск5, например.
Про К1948ВГ1Т, он же MIK32-2, тут в планах Микрона
Про Хаки тут.
Про АМУР-2 не публично пока.
АМУР-2, вроде как, предъявили на Микроэлектроника-2024 в скорых планах и он в разы шибче первого АМУРа.
Тем более опыты МИЭТ и Ядра по выпуску экспериментального риск5 чипа Хаки на Микроне позволяют говорить о технологической возможности резкого роста в характеристиках. Как минимум, частоту можно поднимать в 2-3 раза.
Совершенно согласен. и примеров такой гонки и не всегда успешных экспериментов в риск5 на грани передовой производительности уже есть. То есть по микроархитектуре новоприбывшие разработчики ядер быстро набираются опыта по мере выпуска собственного кремния.
А многие из дизайн-центров — это бывшие сверхопытные в микроархитектурах архитекторы из Интела, АМД, Квалкома, Элла, Нвидии и т. д. Пример Тенсторрента под прямым руководством Джима Келлера очень характерный.
А есть кто-то в теме и не читавший эту статью? :)
Но отсылка была на «Атлас RISC-V» и основные спеки риск5, в которые материалы из атласа перекочевали в виде примечаний и объяснений тех или иных принятых решений.
Причём Атлас был практически сразу переведён и издан на испанском и китайском, а китайски даже вышел бесплатной книгой. На русском его так и не было, что очень жаль — много вопросов по системам команд снимает и даёт почву для совершенствования современных представлений о том, куда развивается процессорная архитектура.
Скорее тут более свежий материал у Паттерсона по современным реалиям. Это издание 2016 года на русском с предисловием товарища Кима — главы МЦСТ.
Более точно "будущее уже здесь, но неравномерно распределено"))
Как ни парадоксально, но это уже произошло. Причём даже выше 1% участия риск5 в "больших" чипах :)
Байкал реализовала в своём серверном 48-ядерном АРМ процессоре Байкал-С ядро риск5 для доверенной загрузки и управления чипом.
МЦСТ в линейке Спарк-процессоров выпустила новый чип с дополнительным риск5 ядром управления питанием.
Сюда же симпатичный пример на перспективу, правда про "мелкие" чипы — компания Бештау в Ростове проектирует риск5 процессоры микроконтроллерного применения для замены чипов с системами команд 8051 и АРМ в своих периферийных устройствах — клавиатуры, мыши, мониторы и т.п.
Жаль, конечно, что не дошли до сегодня системы команд чипов из времён позднего союза типа Кронос или развитие линеек на основе PDP11. Дотащили только эльбрусовский е2к.
Но массовым тиражом (1,8 млн. шт. в этом году) вышел риск5 чип АМУР на зеленоградской фабрике Микрон. Он полностью спроектирован в России, включая использование вычислительного опенсорсного ядра из Петербурга. Причём разработчики АМУРа фактически использовали исходники ядра без разработчиков этого ядра. И это первый такой удачный опыт.
Оно так и есть — все большие чипы на риск5 именно тут, в ускорителях. Так у Алибабы, Тенсторрента, Эсперанто, Вентаны, Семидинамикс...
Плюс со стороны универсальных микроконтроллерных задач уже полно процессоров на риск5. Тут прям всем миром переход виден — от тотального у WCH и Еспрессив до попробовать — Ренессаc, NXP, Нордики и даже итальянцы из СТМ пошли сюда только что. Про спецконтроллеры мало говорят, но их делают почти все, даже наши Кравтвей и Аквариус и всякие разработчики базовых станций, например))
На следующий год, очевидно, что будет много выходить процессоров с риск5 в сегменте ПК/ноутов. Первые 4-8-16 ядерные уже вывши в этом году в готовых устройствах, но это "на любителя" — дозревают драйвера, компиляторы и ОС. А на следующий год выходят и наши, например Ядро уже получило первую выпечку собственного риск5 чипа для замены АРМов в своих планшетах.
На безрыбье и Эльбрус умеет х86 исполнять. Причём, рассказывают, что иногда х86 код исполняется быстрее родного е2к-кода))
Если уж на то пошло, то граница идёт по системе команд процессора, которая видна программистам.
А микрокод там внутри на декодере вычислительного ядра или аппаратная реализация команд — это дело архитектуры кремния. Туда только разработчиков процессора допускают. И снаружи никакой разницы нет.
Идея скорее в обратном, в повышении сложности и удобства в командах отдавать на уровень промежуточных языков, виртуальных машин и компиляторов. А процессору отдавать максимально удобный машкод для проектирования максимального аппаратного перфа. Это я пересказывают вводные по риск5 от Паттерсона :)
Как и в любом федеративном продукте типа ядра Линукса или шины PCIe))
Ищите в описании проца такую запись "Полное соответствие профилю RISC-V RVA22" — это пример из чипа Sophgo SG2380.
Как понимаю, речь не про отсутсвие сертификации, а про "невозможность" создания другого органа сертификации. То есть монопольная зависимость архитектуры от одного поставщика.
По части сертификации в риск5 есть процесс из двух шагов — "пакетные/наборные спецификации" типа RVA24 и наборы инструментов, в том числе открытых, для проверки соответствия нового чипа этим спецификациям.
В части усиления кроссовместимости чипов разных разработчиков по системе команд, кажется очевидным, что появится однажды какой-то совместный процесс у Байкала и Ядра в рамках ассоциации риск5.
Минус легаси, очевидно, в неодходимости разрабатывать и тестировать архитектуру чипа под всё накопившееся наследие. Да и тюнинговать систему команд становится архисложно из-за принятых когда-то неудачных решений по способам кодирования, например.
Хотя в плюсах, что очевидно, стабильная работа всего софта за последние 50 лет на новых чипах. Это дорогого стоит.
А если точнее, то у одноразовых АА батареек 0,1-0,2 Ом, а у Кроны 2-3 Ома.
В 20 раз Крона безопаснее АА, однако :)